• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明之目標為提供一種記憶體裝置，其不需複雜的製造程序，並可抑制其電力消耗，以及包括該記憶體裝置之信號處理電路。在包括諸如反相器或時控反相器之反相元件的記憶體元件中，配置保持資料之電容器，以及控制該電容器中電荷之儲存及釋放之切換元件。對以上切換元件而言，使用於通道形成區域中包括非結晶矽、多晶矽、微晶矽、或諸如氧化物半導體之化合物半導體之電晶體。該電晶體之通道長度為最小特徵尺寸之十倍大或更多，或大於或等於1 μm。以上該記憶體元件係用於該信號處理電路中諸如暫存器或快取記憶體之記憶體裝置。
    公开号:TW201308325A
    申请号:TW101112058
    申请日:2012-04-05
    公开日:2013-02-16
    发明作者:Yasuhiko Takemura
    申请人:Semiconductor Energy Lab；
    IPC主号:G11C27-00
    专利说明:
    記憶體元件及信號處理電路
    本發明關於記憶體元件，包括半導體裝置及包括半導體裝置之信號處理電路。
    使用非結晶矽、多晶矽、微晶矽等之電晶體習知已用於顯示裝置，諸如液晶顯示器。現今，提出一種其中該等電晶體用於半導體積體電路之技術(例如，詳專利文獻1)。
    近年來，具有半導體特性之金屬氧化物稱為氧化物半導體，已引起注意作為具有等同於多晶矽或微晶矽之高移動性及具有等同於非結晶矽之均勻元件特性的新穎半導體材料。
    金屬氧化物用於各種應用。例如，氧化銦為知名金屬氧化物，用作液晶顯示器裝置等中所包括之透明電極之材料。有關具有半導體特性之金屬氧化物，例如存在氧化鎢、氧化錫、氧化鋅等，並已知電晶體其中使用具有半導體特性之該等金屬氧化物形成通道形成區域(詳專利文獻2至4)。 [參考文獻]
    [專利文獻1]美國專利No.7772053
    [專利文獻2]美國公開專利申請案No.2007/0072439
    [專利文獻3]美國公開專利申請案No.2011/0193078
    [專利文獻4]美國公開專利申請案No.2011/0176357
    諸如中央處理單元(CPU)之信號處理電路採用各式組態，取決於其應用但一般配置不同半導體記憶體裝置(以下，簡稱為記憶體裝置)，諸如暫存器及快取記憶體，以及用於儲存資料或程式之主記憶體。
    暫存器具有暫時保持資料以實施算術處理、保持程式執行狀態等功能。此外，將快取記憶體配置於CPU中以便設於算術單元與主記憶體之間，而減少針對主記憶體之低速存取及加速算術處理。
    在諸如暫存器或快取記憶體之記憶體裝置中，資料之寫入需以較主記憶體中作業更高速度執行。因此，通常正反器電路用作暫存器及SRAM等用作快取記憶體。
    圖2A描繪構成暫存器之記憶體元件。圖2A中所描繪之記憶體元件200包括反相器201、反相器202、切換元件203、及切換元件204。信號IN輸入至反相器201之輸入端子係藉由切換元件203控制。反相器201之輸出端子之電位被供應至後續級之電路作為信號OUT。反相器201之輸出端子連接至反相器202之輸入端子，及反相器202之輸出端子經由切換元件204而連接至反相器201之輸入端子。
    當切換元件203關閉及切換元件204開啟時，經由切換元件203輸入之信號IN之電位保持於記憶體元件200中。
    圖2B中描繪圖2A中記憶體元件200之特定電路組態。圖2B中所描繪之記憶體元件200包括反相器201、反相器202、切換元件203、及切換元件204，且該些電路元件之連接結構與圖2A中相同。
    反相器201包括p通道電晶體207及n通道電晶體208，其閘極電極相互連接。此外，p通道電晶體207及n通道電晶體208於被供應高位準電源電位VDD之節點與被供應低位準電源電位VSS之節點之間串聯連接。
    以類似方式，反相器202包括p通道電晶體209及n通道電晶體210，其閘極電極相互連接。此外，p通道電晶體209及n通道電晶體210於被供應高位準電源電位VDD之節點與被供應低位準電源電位VSS之節點之間串聯連接。
    圖2B中所描繪之反相器201操作使得p通道電晶體207及n通道電晶體208之一根據供應至其閘極電極之電位位準而開啟及另一者關閉。因而，被供應電源電位VDD之節點與被供應電源電位VSS之節點之間之電流理想上應為零。
    然而，實際上小量關閉狀態電流於關閉狀態電晶體中流動；因此，節點之間之電流可不為零。反相器202中亦發生類似現象。因此，甚至在保持資料之狀態下，記憶體元件200中消耗電力。
    若使用若干矽製造反相器，儘管取決於電晶體之尺寸，例如於1 V之電源電壓在室溫下產生約0.1 pA之關閉狀態電流。圖2A及2B中所描繪之記憶體元件包括二反相器：反相器201及反相器202；因此，產生約0.2 pA之關閉狀態電流。若CPU包括約107記憶體元件，整個暫存器中關閉狀態電流約2μA。
    此外，由於閘極絕緣體之厚度根據微型化進程而減少，經由位於閘極與通道其間之閘極絕緣體而於閘極與通道之間流動之洩漏電流量(閘極洩漏電流)變得過大而無法忽略。
    此外，最近，電晶體之臨限值減少以補償因電源電壓下降之速度下降。然而，該等臨限電壓下降導致有時每一反相器進一步增加約三個數量級之關閉狀態電流。
    根據上述，針對電路之線寬度減少，暫存器之電力消耗增加。此外，藉由消耗電力產生之熱造成IC晶片之溫度增加，接著電力消耗進一步增加，此導致惡性循環。
    如同暫存器，SRAM亦包括反相器，因而因電晶體之關閉狀態電流而消耗電力。如以上說明，如同在記憶體元件(暫存器)之狀況，甚至在未執行資料寫入之狀態下，包括SRAM之快取記憶體中消耗電力。
    為抑制電力消耗，已建議一種方法用於在資料未輸入及輸出期間暫時停止供應電源電位至記憶體裝置。當停止供應電源電位時資料抹除之揮發性記憶體裝置用於暫存器及快取記憶體。因此，在此方法中，環繞揮發性記憶體裝置配置非揮發性記憶體裝置且資料暫時轉移至非揮發性記憶體裝置。然而，由於該等非揮發性記憶體裝置主要係使用磁性元件或鐵電體形成，製造程序複雜。
    此外，若CPU中電源長時間停止，記憶體裝置中資料便於電源停止之前轉移至諸如硬碟或快閃記憶體之外部記憶體裝置，使得可避免資料被抹除。然而，其費時將資料從該等外部記憶體裝置置回暫存器、快取記憶體、及主記憶體中。因此，使用諸如硬碟或快閃記憶體之外部記憶體裝置的資料備份不適於電源短時間(例如，100微秒至一分鐘)停止之狀況，以減少電力消耗。
    鑒於上述問題，本發明之一實施例之目標為提供信號處理電路，其不需複雜製造程序並可抑制其電力消耗，及用於驅動該信號處理電路之方法。尤其，目標為提供信號處理電路，可藉由短時間停止電源而抑制其電力消耗，，及用於驅動該信號處理電路之方法。
    在包括邏輯元件之記憶體元件中，藉此輸入信號之相位相反並輸出信號(以下，邏輯元件稱為反相元件)，諸如反相器或時控反相器，配置保持資料之電容器及控制電容器中電荷之儲存及釋放的電容器切換元件。
    此外，對電容器切換元件而言，使用電晶體。在電晶體中，通道形成區域中包括非結晶矽、多晶矽、微晶矽、或化合物半導體(較佳地為寬帶隙化合物半導體)，諸如氧化物半導體，其係形成於包括不平坦之平面中而具有膜狀，且通道長度為最小特徵尺寸之十倍或更多，較佳地為最小特徵尺寸之20倍或更多，進一步較佳地為最小特徵尺寸之50倍或更多，或大於或等於1 μm。在此狀況下，電晶體之通道長度可為通道寬度之十倍或更多，較佳地為通道寬度之20倍或更多，進一步較佳地為通道寬度之50倍或更多。以上記憶體元件用於信號處理電路中記憶體裝置，諸如暫存器、快取記憶體、或主記憶體。
    請注意，在本說明書中寬帶隙化合物半導體係指具有2 eV或更多之帶隙的化合物半導體。非氧化物半導體之寬帶隙化合物半導體之範例包括諸如硫化鋅之硫化物及諸如氮化鎵之氮化物。較佳的是寬帶隙化合物半導體被高度純化以極度減少供體或受體之濃度。
    電容器切換元件較佳地係形成於反相元件之上並與其重疊。當從上觀看時，用於電容器切換元件之半導體層具有蜿蜒形狀或至少一中空部，藉此形成於(一或複數)反相元件之上的有限區域中。因此，可達成以上通道長度。
    請注意，一電容器切換元件可配置於複數反相元件之上並與其重疊。另一方面，複數電容器切換元件可形成於一反相元件之上並與其重疊。
    諸如暫存器或SRAM之以上電路包括一電路，其中二反相元件(諸如反相器)相結合(例如，正反器電路)。藉由二反相器結合之電路所佔據之面積為50 F2(F為最小特徵尺寸)或更多，一般為100 F2至150 F2。例如，若二反相器結合之電路所佔據之面積為50 F2且電容器切換元件係配置於二反相器結合之電路的一半面積(25 F2)中，假設通道寬度為F，通道長度可為25 F。
    此外，電容器亦較佳地形成於反相元件之上並與其重疊，且可形成於與電容器切換元件相同層中，或與電容器切換元件不同層中。當電容器係形成於與電容器切換元件相同層中時，儘管需形成電容器切換元件之區域及電容器之區域，可簡化製造程序。另一方面，當電容器係形成於與電容器切換元件不同層中時，儘管電容器之製造步驟攝量增加，優點為整合程度增加，用於電容器之面積增加等。因而，可使用與電容器切換元件之閘極絕緣體不同組件形成電容器之介電體；結果，電容可增加。
    可根據所需切換作業之速度決定切換元件之導通電阻及電容器之電容。若停止或恢復電力供應，切換作業所需時間僅為100微秒或更短。依據目的，切換時間可為100毫秒或更長。此外，可根據所需切換作業之間之間隔決定切換元件之開路電阻及電容器之電容。
    此外，除了以上記憶體裝置以外，信號處理電路包括不同邏輯電路，諸如算術電路，其傳送/接收資料至/自記憶體裝置。不僅可停止供應電源電壓至記憶體裝置，亦可停止供應電源電壓至傳送/接收資料至/自記憶體裝置之算術電路。
    具體地，記憶體元件至少包括二反相元件(第一及第二反相元件)、電容器、及控制電容器中電荷儲存及釋放之電容器切換元件。包括輸入至記憶體元件之資料的信號輸入至第一反相元件之輸入端子。第一反相元件之輸出端子連接至第二反相元件之輸入端子。第二反相元件之輸出端子連接至第一反相元件之輸入端子。第一反相元件之輸出端子或第二反相元件之輸入端子之電位輸出至記憶體元件或後續級之另一電路作為信號。
    每一反相元件具有結構，其中其閘極電極相互連接之至少一p通道電晶體及至少一n通道電晶體於第一節點與第二節點之間串聯連接。
    為視需要儲存信號資料，其被輸入至記憶體元件，電容器經由電容器切換元件而連接至被供應信號之電位的節點。
    若電源電壓施加於第一節點與第二節點之間，當包括資料之信號輸入至第一反相元件之輸入端子時，藉由第一反相元件及第二反相元件而保持資料。若電源電壓停止施加於第一節點與第二節點之間，在電源電壓停止施加之前，電容器切換元件開啟且信號之資料儲存於電容器中。基於以上說明之結構，甚至當電源電壓停止施加於反相元件時，資料可保持於記憶體元件中。
    用作電容器切換元件之電晶體的通道形成區域可包括非結晶矽、多晶矽、微晶矽、或化合物半導體(例如，高度純化氧化物半導體)。此外，通道充分長；因而，關閉狀態電流量小。
    另一方面，在用於反相元件之電晶體中，可使用非結晶、微晶、多晶、或單晶半導體。有關該等半導體之材料，可提供矽、鎵、砷化物、磷化鎵、鍺等。此外，為製造以上說明之電晶體，可使用薄半導體膜或成批半導體(半導體晶圓)。
    有關氧化物半導體，可使用四成分金屬氧化物，In-Sn-Ga-Zn-O基氧化物半導體；三成分金屬氧化物，In-Ga-Zn-O基氧化物半導體、In-Sn-Zn-O基氧化物半導體、In-Al-Zn-O基氧化物半導體、Sn-Ga-Zn-O基氧化物半導體、Al-Ga-Zn-O基氧化物半導體、或Sn-Al-Zn-O基氧化物半導體；二成分金屬氧化物，In-Zn-O基氧化物半導體、Sn-Zn-O基氧化物半導體、Al-Zn-O基氧化物半導體、Zn-Mg-O基氧化物半導體、Sn-Mg-O基氧化物半導體、In-Mg-O基氧化物半導體、或In-Ga-O基氧化物半導體；或單成分金屬氧化物，In-O基氧化物半導體、Sn-O基氧化物半導體、或Zn-O基氧化物半導體。
    在本說明書中，例如「In-Sn-Ga-Zn基氧化物半導體」用詞表示包含銦(In)、錫(Sn)、鎵(Ga)、及鋅(Zn)之金屬氧化物並可具有任何化學計量比。以上氧化物半導體可包含矽、硫、氮等。
    另一方面，可使用以化學式InMO3(ZnO)m(m>0)代表之氧化物半導體。此處，M標示一或多個選自Ga、Al、Mn、及Co之金屬元素。
    氧化物半導體為具有相對高移動性(大於或等於1 cm2/Vs，較佳地為大於或等於10 cm2/Vs)作為半導體特性之金屬氧化物。此外，藉由減少充當電子供體(供體)之雜質，諸如濕氣或氫，而高度純化之氧化物半導體為i型半導體(本質半導體，在本說明書中，具有1 x 1012/cm3或更低載子濃度之半導體稱為i型半導體)或極度接近i型半導體之半導體(實質上i型半導體)。
    具體地，移除氧化物半導體中所包括之諸如濕氣或氫之雜質，使得藉由二次離子質譜(SIMS)測量之氧化物半導體中氫濃度之值可低於或等於5 x 1019/cm3，較佳地為低於或等於5 x 1018/cm3，進一步較佳地為低於或等於5 x 1017/cm3，仍進一步較佳地為低於或等於1 x 1016/cm3。
    基於以上說明之結構，可藉由霍爾效應測量而測量之氧化物半導體膜的載子密度可低於1 x 1014/cm3，較佳地為低於1 x 1012/cm3，進一步較佳地為低於1 x 1011/cm3，其為低於或等於測量限制之值。即，氧化物半導體膜之載子密度可極度接近零。
    此外，使用之氧化物半導體之帶隙為大於或等於2 eV及低於或等於4 eV，較佳地為大於或等於2.5 eV及低於或等於4 eV，進一步較佳地為大於或等於3 eV及低於或等於4 eV。如說明藉由使用具寬帶隙之高度純化氧化物半導體膜，並充分減少諸如濕氣或氫之雜質濃度，可減少電晶體之關閉狀態電流。
    此處說明氧化物半導體膜及導電膜中氫之濃度分析。氧化物半導體膜中氫濃度及導電膜中氫濃度之測量係藉由SIMS執行。原則上藉由SIMS，已知於樣本表面附近，或在使用不同材料形成之堆疊膜之間之介面附近，難以獲得準確資料。
    因而，若藉由SIMS分析厚度方向之膜中氫濃度分佈，其中值未大幅改變並可獲得實質上相同值之膜的區域中之平均值採用作為氫濃度。
    此外，若膜之厚度小，因鄰近膜中氫濃度影響，有時無法發現可獲得實質上相同值之區域。在此狀況下，採用膜之區域中氫濃度的最大值或最小值作為膜之氫濃度。此外，若具有最大值之山形峰或具有最小值之谷形峰不存在於膜之區域中，採用轉折點之值作為氫濃度。
    請注意，已發現藉由濺鍍等形成之氧化物半導體膜包括大量雜質，諸如濕氣或氫。濕氣及氫易於形成供體位準，因而充當氧化物半導體中雜質。
    因此，在本發明之一實施例中，為減少氧化物半導體膜中諸如濕氣或氫之雜質，氧化物半導體膜於減壓氣體、諸如氮之惰性氣體或稀有氣體、氧氣、或極乾燥空氣(若使用光腔衰盪雷射光譜(CRDS)系統之露點計執行測量，濕氣量低於或等於20 ppm(於-55℃轉換為露點)，較佳地為低於或等於1 ppm，進一步較佳地為低於或等於10 ppb。)中歷經熱處理。
    以上熱處理較佳地以300℃至850℃(含)之溫度執行，進一步較佳地為550℃至750℃(含)。請注意，此熱處理係以不超過將使用之基板的可容許溫度限制之溫度執行。已藉由熱脫附譜(TDS)證實熱處理之濕氣或氫的消除效果。
    熔爐或快速熱退火法(RTA法)用於熱處理。有關RTA法，可採用使用燈光源之方法或其中短時間執行熱處理同時基板於加熱氣體中移動之方法。藉由使用RTA法，亦可使熱處理所需時間短於0.1小時。
    具體地，包括藉由以上熱處理高度純化而作為作用層之氧化物半導體膜的電晶體具有極度小量關閉狀態電流(極度高開路電阻)。具體地，甚至當元件具有1 x 106 μm通道寬度(W)(1μm通道長度(L))時，於1 V汲極電壓(源極電極與汲極電極之間之電壓)下，關閉狀態電流(當閘極電極與源極電極之間之電壓低於或等於0 V時之汲極電流)可低於或等於半導體參數分析儀之測量限制，即低於或等於1 x 10-13 A。
    在此狀況下，關閉狀態電流密度(每微米通道寬度之關閉狀態電流)為低於或等於100 zA/μm。在具有長及窄通道之電晶體中，關閉狀態電流為低於或等於1 zA。因而，包括高度純化氧化物半導體膜作為作用層之電晶體具有較包括具有結晶性之矽之電晶體中極度小量之關閉狀態電流。
    藉由使用具有以上結構之電晶體作為電容器切換元件，用於控制儲存於電容器中電荷之釋放，可避免電荷從電容器洩漏；因此，甚至未施加電源電壓，可保持而不抹除資料。
    在資料保持於電容器期間，電源電壓不需要供應至反相元件；結果，可減少因用於反相元件之電晶體之關閉狀態電流的多餘電力消耗，且記憶體裝置之電力消耗及進一步包括記憶體裝置之信號處理電路可抑制為低。
    請注意，電容器切換元件之關閉狀態電流係依據電容器之電容及保持資料之期間而決定。例如，若包括高度純化氧化物半導體之電晶體用於電容器切換元件，當汲極電壓如以上說明為1 V時，關閉狀態電流可低於或等於1 zA。例如，當電容器之電容為1fF時，資料可保持達一天或更長。
    有時，不需長時期保持資料。例如，若保持資料僅一秒，假設電容器之電容為1 fF，關閉狀態電流可低於或等於0.1 fA。
    不同於使用高度純化氧化物半導體之狀況，無法藉由使用非結晶矽、多晶矽、微晶矽等而達成低於或等於1 zA之小關閉狀態電流。然而，藉由如專利文獻1中所說明形成長及窄通道或減少半導體層之厚度，關閉狀態電流可減少為0.1 fA或更低。
    請注意，關閉狀態電流量與半導體之移動性成比例；因而，移動性變得愈低，關閉狀態電流愈減少。因此，包括非結晶矽之電晶體中關閉狀態電流小於包括多晶矽之電晶體中。包括具低移動性半導體之電晶體具有次級切換元件，其係很難的問題。之後進行其說明。
    藉由將具有以上結構之記憶體元件應用於諸如暫存器之記憶體裝置或信號處理電路中所包括之快取記憶體，可避免記憶體裝置中之資料因停止電源而被抹除。因此，甚至可於信號處理電路或信號處理電路中所包括之一或複數邏輯電路中短時間停止電源。因此，可提供可抑制電力消耗之信號處理電路，及用於驅動可抑制電力消耗之信號處理電路之方法。
    請注意，用於設定電容器切換元件之通道長度為以上長度的原因之一為減少關閉狀態電流，其他原因則為避免短通道效應。例如，在包括氧化物半導體之電晶體中，如同說明測量極度小量關閉狀態電流。該等特徵係藉由氧化物半導體之寬帶隙造成，其約為矽之帶隙的三倍。
    寬帶隙表示少數熱激發載子。例如，矽於室溫具有1.1 eV帶隙，因而約1 x 1011/cm3熱激發載子存在其中，同時在具3.2 eV帶隙之半導體中，根據計算約存在1 x 10-7/cm3熱激發載子。
    若為矽，如以上說明存在藉由熱激發產生之載子，甚至在不包括雜質之矽中，因而在室溫矽之電阻係數無法為1 x 105 Ωcm或更高。相反地，若為具3.2 eV帶隙之半導體，理論上可獲得1 x 1030 Ωcm或更高之電阻係數。
    當使用該等半導體製造電晶體，並利用其高電阻係數處於關閉狀態(閘極電極之電位與源極電極之電位相同之狀態)時，預期電荷可非永久性保持。然而，若通道長度充分大(大於或等於500 nm)可獲得該等特性，但若通道長度低於或等於100 nm，便未充分獲得。原因如下。
    若使用氧化物半導體形成切換元件(諸如電晶體)，幾乎無氧化物半導體之報告，特別是包括鋅或銦之氧化物半導體，其具有p型導電性。因此，如同包括矽之電晶體，無報告使用PN接面之電晶體，且在專利文獻2中揭露導體-半導體接面(該等接面於學術著作中一般稱為金屬-半導體接面或金屬-絕緣體接面；在本說明書中，「導體-半導體接面」用詞用於準確解譯用詞)，其中導體電極接觸n型氧化物半導體，已用於形成源極及汲極。
    在形成具導體-半導體接面之源極及汲極的電晶體中，當半導體之載子濃度高時，甚至在關閉狀態，電流(關閉狀態電流)於源極電極與汲極電極之間流動。因此，藉由降低半導體中載子濃度，獲得i型半導體，使得關閉狀態電流可減少。然而，當電晶體之通道長度減少至低於或等於100 nm時，僅藉由此方法，無法充分減少關閉狀態電流。
    通常，在導體-半導體接面中，依據導體之功函數與半導體之電子親和性(或費密位準)之間之關係，形成歐姆接面或蕭特基障壁接面。例如，藉由使具3.9 eV功函數之導體接觸具4.3 eV電子親和性之半導體，形成理想導體-半導體接面(無陷阱位準或介面未形成化合物之接面)，電子從導體流入半導體。
    在此狀況下，半導體中電子愈接近導體與半導體之間之接面介面，電子之濃度愈高。半導體中電子之濃度隨著與接面介面距離增加而減少；然而，甚至在距介面接面若干μm之部分，電子之濃度如此高使得半導體無法視為i型半導體。即，甚至當半導體本身為i型半導體時，與導體接觸產生具高載子濃度之區域。結果於導體-半導體接面之介面附近形成包括許多載子之區域，導體-半導體接面變成歐姆接面。
    相反地，例如若藉由使具4.9 eV功函數之導體接觸具4.3 eV電子親和性之半導體而形成理想導體-半導體接面，存在於半導體之電子便移至導體。在電子留下之區域(消耗區域)中，電子濃度顯然極度低。消耗區域之寬度取決於半導體之電子濃度；例如，當半導體之最初電子濃度為1 x 1018/cm3時，寬度為數十奈米。
    此部分中電子濃度變得顯著低；因此，在能帶圖中於導體與半導體之間之接面介面形成障壁。包括該等障壁之導體-半導體接面稱為蕭特基障壁接面。電子易於從半導體流動至導體，反之，電子因障壁而幾乎不可能從導體流動至半導體。因此，於蕭特基障壁接面中觀察到整流動作。
    甚至當導體未直接接觸半導體時，有時如上述於半導體中形成具高電子濃度之區域或消耗區域。例如，甚至若絕緣膜配置於半導體與導體之間，半導體之電子濃度受導體影響。不用說，導體之影響程度取決於絕緣膜之厚度或介電常數。當絕緣膜之厚度增加或當其介電常數下降時，導體之影響減少。
    較佳的是形成源極電極與半導體之間或汲極電極與半導體之間之接面，使得電流易於流動；因而，在如專利文獻2中所揭露之電晶體中，選擇導電材料使得形成歐姆接面。例如，提供鈦及氮化鈦。當電極與半導體之間之接面為歐姆接面時，存在將獲得之電晶體之穩定特性及高比例無缺陷產品之優點。
    有關閘極電極之材料，選擇具有從半導體排除電子之動作的材料。例如，選擇具高功函數之材料，諸如鎢、鉑、或氮化銦。當使用該等材料且比例L/T為10或更多時，其中L為通道長度(典型地為源極電極與汲極電極之間之距離)，及T為閘極絕緣體及半導體之有效厚度之和(以下T稱為典型厚度)，若閘極電極之電位等於1 x 10-16 A或更低之源極電極之電位(以下稱為零電流)，可製造具有關閉狀態電流之電晶體。
    此處，藉由下列方程式計算典型厚度T：T=(閘極絕緣體之厚度x半導體之介電常數/閘極絕緣體之介電常數)+半導體之厚度。例如，當In-Ga-Zn基氧化物半導體之厚度為5 nm及使用氧化矽形成之閘極絕緣體之厚度為15 nm時，因為In-Ga-Zn基氧化物半導體之介電常數為氧化矽之四倍高，T=65 nm。在此狀況下，為滿足L/T=10，通道長度L需大於或等於650 nm。當閘極絕緣體之厚度為5 nm時，通道長度L可為250 nm。
    換言之，通道長度增加及閘極絕緣體之厚度減少，藉此可獲得其零電流進一步減少之電晶體。另一方面，當比例L/T減少時，尤其當比例L/T為4或更少時，便不可能保持零電流低於包括矽之電晶體之零電流。
    參照圖3A至3C說明該現象之原因。圖3A描繪具有導體-半導體接面之電晶體的典型結構。具體地，源極電極302及汲極電極303係配置於半導體層301之一表面上。在半導體層301之另一表面上，配置閘極絕緣體304，其上進一步配置閘極電極305。
    選擇導體用於源極電極302及汲極電極303，使得源極電極302與半導體層301之間及汲極電極303與半導體層301之間形成歐姆接面。因此，產生電子注入半導體層301之動作。因而，藉由將其功函數高於半導體之電子親和性的材料用於閘極電極305，排除從源極電極302或汲極電極303流動之電子。
    在一位置之電子注入之動作的影響及電子排除之動作的影響被認為是基於該位置與源極電極302或汲極電極303及閘極305之個別距離。為簡化說明，假設用於將電子注入半導體層301之源極電極302或汲極電極303的力量等於用於將電子排除半導體層301之閘極電極305的力量。因而，在半導體層301中與源極電極302、汲極電極303、及閘極電極305距離相等之位置，相對力量是均衡的；因而，其中電子濃度等於原始值(若半導體層為i型半導體，電子濃度係藉由熱激發造成)。
    在相較於閘極電極305更接近源極電極302或汲極電極303之位置，源極電極302或汲極電極303具有更強的影響，且該位置之電子濃度更高。相反地，在相較於源極電極302或汲極電極303更接近閘極電極305之位置，閘極電極305具有更強的影響，且該位置之電子濃度更低。
    此處，說明將考慮有關距離之點。應注意的是，在此狀況下距離並非表示空間距離，亦為電磁距離；因此，比較需依據空間距離乘以介電常數所獲得之值而予實施。
    圖3B描繪圖3A中電晶體之半導體層301中電子濃度之概念上等濃度線，其係依據以上前提。為簡化說明，假設閘極絕緣體304之介電常數等於半導體層301之介電常數。此外，源極電極302及汲極電極303之電位等於閘極電極305之電位。
    存在區域301a，其中在半導體層301與源極電極302之間之介面附近及半導體層301與汲極電極303之間介面之電子濃度高。此外，依序於區域301a外部存在：區域301b，其中電子濃度低於區域301a之電子濃度約一量級；區域301c，其中電子濃度低於區域301b之電子濃度約一量級；區域301d，其中電子濃度低於區域301c之電子濃度約一量級；及區域301e，其中電子濃度低於區域301d。
    如圖3B中所描繪，當源極電極302與汲極電極303之間之距離與小於典型厚度T時，區域301d於半導體層301之表面附近並未劃分，其相對於閘極電極305。這是因為閘極電極305之力量未及該區域，且電子係藉由源極電極302及汲極電極303之力量注入。
    在圖3B中，比例L/T略低於2。假設源極電極302與汲極電極303之間之距離為120 nm，半導體層301之厚度為50 nm；因而，區域301a與區域301b之間之等濃度線上電子濃度約1 x 1020/cm3，及區域301d與區域301e之間之等濃度線上電子濃度約1 x 1017/cm3。
    如圖3B中所描繪，由於部分(相應於大於或等於三分之一)半導體層301之電子濃度為1 x 1017/cm3，當源極電極302與汲極電極303之間之電位差為1 V時，0.1 μA大之零電流流動(在通道長度等於通道寬度之狀況下)。
    為減少零電流，需避免閘極電極相對側之電子濃度為該等值。因而，相較於半導體層301之厚度值或閘極絕緣體304之厚度值，源極電極302與汲極電極303之間之距離值需充分增加，使得在半導體層301之下半部形成一區域，其中閘極電極305之影響充分抵達及源極電極302及汲極電極303之影響未抵達。在該等區域中，電子濃度極度低及電阻係數顯著高。
    甚至當源極電極302與汲極電極303之間之距離適當增加時，若零電流未充分減少，閘極電極305之電位低於源極電極302之電位，藉此半導體層301中電子數減少，因而半導體層301之電阻係數可增加。
    如同以上說明所建議，發現藉由計算，如圖3C中所示，電晶體之汲極電流(ID)與閘極電壓(VG)之間之關係(ID-VG曲線)取決於通道長度。圖3C中所示之二曲線為電晶體之ID-VG曲線，其中通道長度均等於通道寬度。請注意，圖3C中所示之曲線用於簡單說明電晶體特性變化。
    在通道長度等於通道寬度的每一理想電晶體之中，開啟狀態電流並未隨通道長度而改變，反之臨限電壓或次臨限特性值有時改變。此現象已知為短通道效應，亦發生於正常MOS電晶體中。如圖3C中所示，在具有導體-半導體接面之電晶體中，臨限電壓或次臨限特性值(S值)隨通道長度而改變。
    在圖3C中，標示「長通道」之電晶體的通道長度約為標示「短通道」之電晶體的通道長度20倍。因而，隨著通道長度減少，若閘極電極之電壓設定為0 V與源極電極之電壓相同，汲極電流(即零電流)增加，且曲線變得和緩(S值增加)。因此，用作本發明之電容器切換元件之電晶體較佳地為具有充分大通道長度之電晶體。
    請注意，以上說明亦可應用於矽等用於通道形成區域之狀況，其中雜質濃度顯著低。亦在此狀況下，藉由載子從源極或汲極輸入至通道形成區域，零電流增加為不可忽略之量。因而，若非結晶矽、多晶矽、微晶矽等用於電容器切換元件且通道形成區域中雜質濃度顯著減少，在長通道之狀況下關閉狀態電流量可充分小。
    考量具有長及窄通道之該等電晶體，導通電阻高且因此無法獲得適當切換作業。然而，相較於邏輯電路之時脈速度，停止及恢復電力供應之作業可為極度緩慢作業。換言之，100微秒或更短期間足以用於切換作業，且有時切換時間可為毫秒或更長。
    這是因為保持於每一記憶體元件之正反器電路中資料轉移至電容器之程序，或保持於電容器中資料轉移至每一記憶體元件之正反器電路之程序，可於所有記憶體元件中同步實施。該等低速作業造成具長及窄通道之電晶體中無缺點。半導體之移動性可為1 cm2/Vs或更高。
    通常，開啟狀態電流Ion相對於關閉狀態電流Ioff與切換作業所需時間τon相對於用於保持資料之時間τoff之間之關係如下： 因而，當開啟狀態電流Ion為關閉狀態電流Ioff的108倍時，τoff約為τon的106倍。例如，若電容器切換元件注入電荷至電容器所需時間為1微秒時，電容器及電容器切換元件可保持資料達1秒。若資料保持期間長於1秒，可每秒重複以下作業：保持之資料返回至正反器電路等、放大、及接著於電容器中捕捉(此作業稱為刷新)。
    此外，在電容器中，由於電容高，於資料返回正反器電路時幾乎不會發生錯誤。相反地，當電容高時，包括電容器及電容器切換元件之電路的回應速度減少。然而，如以上說明，相較於邏輯電路之時脈速度，停止及恢復供應電力之作業可為極度緩慢作業。因而，當電容低於或等於1 pF時不成問題。
    請注意，若如同DRAM中增加電容，通常難以形成電容器。然而，根據本發明之一實施例，可於具50 F2或更多面積之反相元件之上形成電容器；因而，較DRAM中於8 F2或更少面積中形成電容器之狀況，更易於形成電容器。可採用不需特定製造方法形成之平面電容器。
    此外，當用於電容器切換元件之電晶體具有長及窄通道時，電晶體之關閉狀態電流可減少，且由佈線形成之寄生電容的影響可為小。因而，電容器之電容可遠低於(約30 fF)用於DRAM之狀況。
    請注意，當電荷從反相元件大幅轉移至電容器時，反相元件之穩定性減少，因此儲存於反相元件中之資料可訛誤。在此狀況下，電容器中保持錯誤資料。
    為避免以上問題，電容器切換元件之開啟狀態電流可若干程度減少。如以上說明，具長及窄通道之電晶體或具10 cm2/Vs或更低移動性之電晶體適於此目的。
    根據本發明之一實施例，資料可轉移及保持於電容器中，並可停止供應記憶體元件電力。因而，用於記憶體元件之反相元件之電晶體的臨限值可減少。即，可獲得以高速操作並消耗較少電力之記憶體元件。
    以下，將參照附圖詳細說明本發明之實施例。請注意，本發明不侷限於以下說明，且熟悉本技藝之人士易於理解，可進行各種改變及修改而不偏離本發明之精神及範圍。因此，本發明不應解譯為侷限於以下實施例之說明。
    請注意，在本說明書中「連接」表示電連接並相應於電流、電壓、或電位可供應、施加、或導通之狀態。因此，電連接之狀態不僅表示直接連接之狀態，亦為經由電路元件而間接連接之狀態，諸如佈線或電阻器，其中可供應或傳送電流、電壓、或電位。
    亦請注意，甚至當電路圖顯示獨立組件好像相互連接時，存在一種狀況其中一導電膜具有複數組件之功能，諸如部分佈線亦充當電極之狀況。「連接」用詞亦表示一導電膜具有複數組件之功能之該等狀況。
    電晶體中所包括之「源極(或源極電極)」及「汲極(或汲極電極)」之名稱互換，取決於電晶體之極性或施加於各電極之電位位準。通常，在n通道電晶體中，施加予低電位之電極稱為源極(或源極電極)，及施加予高電位之電極稱為汲極(或汲極電極)。此外，在p通道電晶體中，供應予低電位之電極稱為汲極(或汲極電極)，及供應予高電位之電極稱為源極(或源極電極)。
    在本說明書中，儘管有時為求方便假設源極(或源極電極)及汲極(或汲極電極)為固定而說明電晶體之連接關係，實際上，源極(或源極電極)及汲極(或汲極電極)之名稱互換，取決於電位關係。因此，難以定義何者為源極(或汲極)。因而，在本說明書中，充當源極及汲極之區域並不稱為源極或汲極。在此狀況下，例如源極及汲極之一可稱為第一端子及其另一者可稱為第二端子。另一方面，源極及汲極之一可稱為第一電極及其另一者可稱為第二電極。進一步另一方面，源極及汲極之一可稱為源極區域及其另一者可稱為汲極區域。
    請注意，在本說明書中，電晶體相互串聯連接之狀態表示第一電晶體之僅源極電極及汲極電極之一連接至第二電晶體之僅源極電極及汲極電極之一之狀態。此外，電晶體相互並聯連接之狀態表示第一電晶體之源極電極及汲極電極之一連接至第二電晶體之源極電極及汲極電極之一，且第一電晶體之源極電極及汲極電極之另一者連接至第二電晶體之源極電極及汲極電極之另一者之狀態。
    本發明之信號處理電路以其分類包括但不侷限於積體電路，諸如包括微處理器、影像處理電路、數位信號處理器(DSP)、或微控制器之大型積體電路(LSI)。 (實施例1)
    本發明之一實施例之記憶體裝置包括可儲存1位元資料之一或複數記憶體元件。在圖1A中，描繪本發明之記憶體裝置中所包括之記憶體元件的電路圖範例。圖1A中所描繪之記憶體元件100至少包括第一反相元件101及第二反相元件102，藉此使輸入信號之相位相反並輸出信號，以及切換元件103、切換元件104、電容器105、及電容器切換元件106。
    包括輸入至記憶體元件100之資料之信號IN經由切換元件103而供應至第一反相元件101之輸入端子。第一反相元件101之輸出端子連接至第二反相元件102之輸入端子。第二反相元件102之輸出端子經由切換元件104而連接至第一反相元件101之輸入端子。第一反相元件101之輸出端子或第二反相元件102之輸入端子之電位輸出至記憶體元件或後續級之另一電路作為信號OUT。
    請注意，在圖1A中，描繪反相器用作第一反相元件101及第二反相元件102之範例；然而，除了反相器以外，時控反相器亦可用作第一反相元件101或第二反相元件102。
    電容器105連接至記憶體元件100之輸入端子，即經由切換元件103及電容器切換元件106而供應信號IN之電位的節點，使得可視需要儲存輸入至記憶體元件100之信號IN的資料。具體地，電容器105包括一對電極之間之電介質。電極之一經由電容器切換元件106而連接至第一反相元件101之輸入端子。電極之另一者連接至供應予低位準電源電位VSS或諸如接地電位之固定電位的節點。
    對電容器切換元件106而言，使用通道形成區域中包括高度純化氧化物半導體之電晶體。
    請注意，記憶體元件100可視需要而進一步包括另一電路元件，諸如二極體、電阻器、電感器、或電容器。
    其次，圖1B中描繪圖1A之記憶體元件的更具體電路圖範例。圖1B中所描繪之記憶體元件100包括第一反相元件101、第二反相元件102、切換元件103、切換元件104、電容器105、及電容器切換元件106。該些電路元件之連接結構與圖1A中相同。
    圖1B中第一反相元件101具有一結構，其中其閘極電極相互連接之p通道電晶體107及n通道電晶體108於供應予高位準電源電位VDD之第一節點與供應予低位準電源電位VSS之第二節點之間串聯連接。
    具體地，p通道電晶體107之源極電極連接至供應予電源電位VDD之第一節點，及n通道電晶體108之源極電極連接至供應予電源電位VSS之第二節點。
    此外，p通道電晶體107之汲極電極連接至n通道電晶體108之汲極電極，且二汲極電極之電位可視為第一反相元件101之輸出端子之電位。
    此外，p通道電晶體107之閘極電極及n通道電晶體108之閘極電極之電位可視為第一反相元件101之輸入端子之電位。
    圖1B中第二反相元件102具有一結構，其中其閘極電極相互連接之p通道電晶體109及n通道電晶體110於供應予高位準電源電位VDD之第一節點與供應予低位準電源電位VSS之第二節點之間串聯連接。
    具體地，p通道電晶體109之源極電極連接至供應予電源電位VDD之第一節點，及n通道電晶體110之源極電極連接至供應予電源電位VSS之第二節點。
    此外，p通道電晶體109之汲極電極連接至n通道電晶體110之汲極電極，且二汲極電極之電位可視為第二反相元件102之輸出端子之電位。
    此外，p通道電晶體109之閘極電極及n通道電晶體110之閘極電極之電位可視為第二反相元件102之輸入端子之電位。
    在圖1B中，描繪一電晶體用於切換元件103之狀況作為範例，並藉由供應至其閘極電極之信號Sig.1控制電晶體之切換。此外，描繪一電晶體用於切換元件104之狀況作為範例，並藉由供應至其閘極電極之信號Sig.2控制電晶體之切換。
    請注意，在圖1B中，描繪一結構其中每一切換元件103及切換元件104僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件103或切換元件104可包括複數電晶體。
    若切換元件103或切換元件104中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯連接、或並聯連接及串聯連接組合。
    若複數電晶體並聯連接，其極性可不同。例如，可採用所謂轉移閘極結構，其中n通道電晶體及p通道電晶體並聯連接。
    在圖1B中，於通道形成區域中包括氧化物半導體之電晶體用於電容器切換元件106，並藉由供應至其閘極電極之信號Sig.3控制電晶體之切換。
    用於電容器切換元件106之電晶體於通道形成區域中包括高度純化氧化物半導體。通道長度為最小特徵尺寸之十倍或更多，較佳地為最小特徵尺寸之20倍或更多，進一步較佳地為最小特徵尺寸之50倍或更多，或大於或等於1 μm。因此，如以上說明，電晶體之關閉狀態電流極度小。
    在圖1B中，描繪一結構其中電容器切換元件106僅包括一電晶體；然而，本發明不侷限於此結構。在本發明之一實施例中，電容器切換元件106可包括複數電晶體。
    若電容器切換元件106中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯連接、或並聯連接及串聯連接組合。
    在本實施例中，至少用於電容器切換元件106中切換元件之電晶體於通道形成區域中可包括高度純化氧化物半導體。
    用於第一反相元件101、第二反相元件102、切換元件103、及切換元件104之電晶體可包括非氧化物半導體之半導體，例如可使用非結晶、微晶、多晶、或單晶半導體。有關該等半導體之材料，可提供矽、鍺、砷化鎵、磷化鎵、磷化銦等。此外，為製造該等電晶體，可使用薄半導體膜或成批(半導體晶圓)。
    參照圖7A至7D說明本實施例中記憶體元件之電路配置範例。圖7A描繪一記憶體元件160之佈局。記憶體元件160相應於圖1A及1B中記憶體元件100。可藉由使用已知半導體技術形成記憶體元件160之主組件之反相器等。在半導體晶圓之一表面上的表面層中，形成用於元件絕緣之淺溝絕緣(STI)區域、n型區域、及p型區域。充當閘極層之第一層佈線形成於其上，接著於其上進一步形成第二層佈線。
    部分第一層佈線為Sig.1佈線162，用於供應信號Sig.1，及其其他部分為Sig.2佈線163，用於供應信號Sig.2。部分第二層佈線為VDD佈線161，用於供應VDD，及其其他部分為IN佈線164，用於供應信號IN。在圖7A中，顯示佈線經此而連接至上組件之接觸孔的位置。請注意，在使用單晶半導體晶圓之電路中，可從半導體晶圓供應VSS。
    此外，如圖7B中所描繪，第三層佈線係配置於圖7A之結構之上，且部分第三層佈線經由接觸孔而連接至第二層佈線，其充當OUT佈線165用於輸出信號OUT。第三層佈線之其他部分充當作為包括氧化物半導體之切換元件之電晶體的汲極電極166及源極電極167。汲極電極166經由接觸孔而連接至部分第二層佈線。源極電極167充當於之後步驟形成之元件的部分電極，其相應於圖1A及1B中電容器105。
    在第三層佈線之上，形成氧化物半導體層(OS層)。如圖7C中所描繪，當從垂直於其平坦表面之方向檢視氧化物半導體層時，氧化物半導體層具有至少一中空部，因而具有例如U形氧化物半導體區域168。另一方面，氧化物半導體區域168可具有J形、L形、V形、或C形。進一步另一方面，可採用具有二或更多中空部之形狀(例如M形、N形、S形、W形、Z形等)，或非以上之彎曲形狀。
    有關一般的定義，假設一記憶體元件之典型長度定義為記憶體元件之面積的平方根，從氧化物半導體區域168之一端部至另一端部之長度為大於或等於典型長度，較佳地為典型長度之二倍或更多，進一步較佳地為典型長度之五倍或更多。另一方面，氧化物半導體區域168之週邊長度為典型長度之二倍或更多，較佳地為典型長度之四倍或更多，進一步較佳地為典型長度之十倍或更多。
    另一方面，藉由以氧化物半導體區域168之面積除以週邊長度所獲得之值可為典型長度之0.1倍或更少。
    基於以上形狀，從氧化物半導體區域168之一端部至另一端部之長度可大於記憶體元件160之長側。例如，假設最小特徵尺寸為F，從一端部至另一端部之長度可為10 F或更多，較佳地為20 F或更多，進一步較佳地為50 F或更多。在使用具以上形狀之氧化物半導體區域168形成之電晶體(相應於圖1A及1B中電容器切換元件106)中，通道長度可為10 F或更多，較佳地為20 F或更多，進一步較佳地為50 F或更多。若為圖7C，從氧化物半導體區域168之一端部至另一端部之長度約28 F。
    在氧化物半導體層之上，如圖7D中所描繪配置第四層佈線。閘極佈線169及電容器佈線170係以第四層佈線形成。閘極佈線169可經形成而與氧化物半導體區域168之大於或等於80%面積重疊，較佳地為大於或等於其85%面積，進一步較佳地為大於或等於其90%面積。部分閘極佈線169充當圖1A及1B中所描繪之電容器切換元件106之閘極電極。請注意，信號Sig.3供應至閘極佈線169。此外，電容器佈線170與源極電極167局部重疊以形成圖1A及1B中部分電容器105。若為圖7D，電容器之電極面積(二電極相互重疊之面積)為8 F2。
    圖8A及8B示意地描繪圖7A至7D中沿虛線X-Y之記憶體元件160之截面結構。請注意，在圖8A及8B及圖7A至7D中，相同陰影標示相同組件。
    圖8A為圖7B中結構之截面圖。於半導體晶圓之一表面上的表面層中形成STI 171、n型區域、及p型區域，並配置第一層佈線及第二層佈線，使得形成電路。層際絕緣體172係配置於n型及p型區域之上，使得嵌入第一層佈線及第二層佈線。若n型及p型區域與第二層佈線之間需要電連接，便配置接觸栓173。此外，在層際絕緣體172之上，以第三層佈線形成之汲極電極166及源極電極167被嵌入嵌入絕緣體174中。
    圖8B為圖7D中結構截面圖。在圖8A中所描繪之結構之上，進一步形成氧化物半導體層(諸如氧化物半導體區域168)、閘極絕緣體175、及第四層佈線(閘極佈線169或電容器佈線170)。此處，氧化物半導體層之厚度為1 nm至30 nm，較佳地為1 nm至10 nm，及閘極絕緣體175之厚度為2 nm至30 nm，較佳地為5 nm至10 nm。
    此外，如專利文獻3中所說明，具高功函數之一或複數材料可經配置而接觸氧化物半導體層。基於該等結構，氧化物半導體層可耗盡，其有效增加開路電阻。
    在本實施例中，由於氧化物半導體層之品質受重視，可使用高度純化氧化物半導體(膜)。實施例4中將說明該等氧化物半導體(膜)之製造方法。
    其次，說明圖1A中所描繪之記憶體元件之作業範例。請注意，記憶體元件之作業可藉由非下列說明之方法執行。
    首先，在寫入資料中，切換元件103開啟，切換元件104關閉，及電容器切換元件106關閉。接著，電源電位VDD供應至第一節點，及電源電位VSS供應至第二節點。
    供應至記憶體元件100之信號IN之電位經由切換元件103而供應至第一反相元件101之輸入端子，藉此第一反相元件101之輸出端子之電位為信號IN之電位的相反相位。接著，切換元件104開啟，及第一反相元件101之輸入端子連接至第二反相元件102之輸出端子，藉此資料被寫入第一反相元件101及第二反相元件102。
    其次，若藉由第一反相元件101及第二反相元件102保持資料，若切換元件104保持開啟狀態及電容器切換元件106保持關閉狀態，切換元件103關閉。
    藉由關閉切換元件103，輸入資料係由第一反相元件101及第二反相元件102保持。此時，電源電位VDD供應至第一節點及電源電位VSS供應至第二節點，藉此維持電源電壓施加於第一節點與第二節點之間之狀態。
    第一反相元件101之輸出端子之電位反映由第一反相元件101及第二反相元件102保持之資料。因此，藉由讀出電位，可從記憶體元件100讀出資料。
    請注意，若輸入資料係由電容器105保持以減少保持資料之電力消耗，首先，切換元件103關閉，切換元件104保持開啟狀態，及電容器切換元件106開啟。接著，經由電容器切換元件106，具相應於由第一反相元件101及第二反相元件102保持之資料值之量的電荷儲存於電容器105中，藉此資料寫入電容器105。
    在資料儲存於電容器105中之後，電容器切換元件106關閉，藉此保持電容器105中所儲存之資料。在電容器切換元件106關閉之後，例如設定第一節點之電位及第二節點之電位彼此相等，例如電源電位VSS。請注意，在資料儲存於電容器105之後，切換元件104可關閉。
    以該等方式，若輸入資料係由電容器105保持，第一節點與第二節點之間與便不需施加電源電壓；因此，經由第一反相元件101中所包括之p通道電晶體107及n通道電晶體108，或經由第二反相元件102中所包括之p通道電晶體109及n通道電晶體110，而於第一節點與第二節點之間流動之關閉狀態電流可極度接近零。
    結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著減少，因此記憶體裝置及進一步包括記憶體裝置之信號處理電路之電力消耗可抑制為低。
    由於用於電容器切換元件106之電晶體於通道形成區域中包括高度純化氧化物半導體，關閉狀態電流密度可低於或等於100 zA/μm，較佳地為低於或等於10 zA/μm，進一步較佳地為低於或等於1 zA/μm。
    若電晶體具長及窄通道，關閉狀態電流為低於或等於1 zA。結果，當使用電晶體之電容器切換元件106關閉時，電容器105中所儲存之電荷幾乎未釋放；因此，資料保持。
    若讀出電容器105中所儲存之資料，切換元件103關閉。接著，電源電位VDD再次供應至第一節點及電源電位VSS再次供應至第二節點，藉此電源電壓施加於第一節點與第二節點之間。接著，藉由開啟電容器切換元件106，可從記憶體元件100讀出具有反映資料之電位的信號OUT。
    在以上說明中，說明使用使用高度純化氧化物半導體之薄膜電晶體作為電容器切換元件106之範例；然而，可使用使用非結晶矽、多晶矽、微晶矽等之薄膜電晶體。
    在此狀況下，相較於使用高度純化氧化物半導體之薄膜電晶體，關閉狀態電流量增加，因而資料保持之時期短。然而，資料定期輸入/輸出至/自第一反相元件101及第二反相元件102且接著資料返回至電容器105之作業(刷新)重複，藉此可保持資料保持。
    請注意，在此狀況下，可同時實施需刷新之所有記憶體元件的刷新作業，此與DRAM中刷新作業不同。因而，相較於DRAM中之狀況，所有記憶體元件執行刷新作業所需時間極度短。不用說，刷新作業可於包括需刷新作業之記憶體元件的每一方塊順序執行。 (實施例2)
    在本實施例中，將說明本發明之記憶體裝置中所包括之記憶體元件的另一範例。在圖4A中，描繪本實施例之記憶體元件之電路圖作為範例。
    圖4A中所描繪之記憶體元件120至少包括第一反相元件121、第二反相元件122、及第三反相元件127，藉此輸入信號之相位反相並輸出信號，以及切換元件123、切換元件124、切換元件128、切換元件129、電容器125、及電容器切換元件126。請注意，不一定配置切換元件128。
    包括輸入至記憶體元件120之資料的信號IN經由切換元件123而供應至第一反相元件121之輸入端子。第一反相元件121之輸出端子連接至第二反相元件122之輸入端子。第二反相元件122之輸出端子經由切換元件124而連接至第一反相元件121之輸入端子。第一反相元件121之輸出端子之電位或第二反相元件122之輸入端子之電位，經由切換元件128而輸出至記憶體元件或後續級之另一電路作為信號OUT。
    電容器125連接至記憶體元件120之輸入端子，即經由電容器切換元件126而供應信號IN之電位的節點，使得可視需要儲存輸入至記憶體元件120之信號IN的資料。具體地，電容器125包括一對電極之間之電介質。電極之一經由電容器切換元件126而連接至供應予信號IN之電位之節點。電極之另一者連接至供應予低位準電源電位VSS或諸如接地電位之固定電位的節點。
    此外，電容器125之電極之一連接至第三反相元件127之輸入端子。第三反相元件127之輸出端子之電位經由切換元件129而輸出至記憶體元件或後續級之另一電路作為信號OUT。
    請注意，在圖4A中，描繪反相器用作第一反相元件121、第二反相元件122、及第三反相元件127之範例；然而，除了反相器以外，時控反相器亦可用作第一反相元件121、第二反相元件122、及第三反相元件127。
    對於電容器切換元件126而言，使用於通道形成區域中包括高度純化氧化物半導體之電晶體。如同實施例1中所說明之電容器切換元件106，使用氧化物半導體而於第一反相元件121、第二反相元件122、及第三反相元件127以上形成電容器切換元件126，且其通道長度為大於或等於10 F，較佳地為大於或等於20 F，進一步較佳地為大於或等於50 F。
    請注意，記憶體元件120可視需要而進一步包括另一電路元件，諸如二極體、電阻器、電感器、或電容器。
    其次，圖5中描繪圖4A中記憶體元件之更具體電路圖範例。圖5中所描繪之記憶體元件120至少包括第一反相元件121、第二反相元件122、第三反相元件127、切換元件123、切換元件124、切換元件128、切換元件129、電容器125、及電容器切換元件126。該些電路元件之連接結構與圖4A中相同。請注意，切換元件123係由信號Sig.1控制，切換元件124係由信號Sig.2控制，切換元件128係由信號Sig.5控制，切換元件129係由信號Sig.4控制，及電容器切換元件126係由信號Sig.3控制。
    圖5中第一反相元件121具有一結構其中其閘極電極相互連接之p通道電晶體130及n通道電晶體131係於供應予高位準電源電位VDD之第一節點與供應予低位準電源電位VSS之第二節點之間串聯連接。
    具體地，p通道電晶體130之源極電極連接至供應予電源電位VDD之第一節點，及n通道電晶體131之源極電極連接至供應予電源電位VSS之第二節點。
    此外，p通道電晶體130之汲極電極連接至n通道電晶體131之汲極電極，且二汲極電極之電位可視為第一反相元件121之輸出端子之電位。
    此外，p通道電晶體130之閘極電極及n通道電晶體131之閘極電極之電位可視為第一反相元件121之輸入端子之電位。
    圖5中第二反相元件122具有一結構，其中其閘極電極相互連接之p通道電晶體132及n通道電晶體133於供應予高位準電源電位VDD之第一節點與供應予低位準電源電位VSS之第二節點之間串聯連接。
    具體地，p通道電晶體132之源極電極連接至供應予電源電位VDD之第一節點，及n通道電晶體133之源極電極連接至供應予電源電位VSS之第二節點。
    此外，p通道電晶體132之汲極電極連接至n通道電晶體133之汲極電極，且二汲極電極之電位可視為第二反相元件122之輸出端子之電位。
    此外，p通道電晶體132之閘極電極及n通道電晶體133之閘極電極之電位可視為第二反相元件122之輸入端子之電位。
    圖5中第三反相元件127具有一結構，其中其閘極電極相互連接之p通道電晶體134及n通道電晶體135於供應予高位準電源電位VDD之第三節點與供應予低位準電源電位VSS之第四節點之間串聯連接。
    具體地，p通道電晶體134之源極電極連接至供應予電源電位VDD之第三節點，及n通道電晶體135之源極電極連接至供應予電源電位VSS之第四節點。
    此外，p通道電晶體134之汲極電極連接至n通道電晶體135之汲極電極，且二汲極電極之電位可視為第三反相元件127之輸出端子之電位。
    此外，p通道電晶體134之閘極電極及n通道電晶體135之閘極電極之電位可視為第三反相元件127之輸入端子之電位。
    請注意，第一節點及第三節點可相互電連接作為一節點。亦請注意，第二節點及第四節點可相互電連接作為一節點。
    在圖5中，描繪一電晶體用於切換元件123作為範例，並藉由供應至其閘極電極之信號Sig.1而控制電晶體之切換。此外，圖5中描繪一電晶體用於切換元件124作為範例，並藉由供應至其閘極電極之信號Sig.2而控制電晶體之切換。此外，圖5中描繪一電晶體用於切換元件129作為範例，並藉由供應至其閘極電極之信號Sig.4而控制電晶體之切換。
    請注意，在圖5中，描繪每一切換元件123、切換元件124、及切換元件129僅包括一電晶體之結構；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件123、切換元件124、及切換元件129可包括複數電晶體。
    若切換元件123、切換元件124、或切換元件129中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯連接、或並聯連接及串聯連接組合。
    在圖5中，於通道形成區域中包括氧化物半導體之電晶體用於電容器切換元件126，並藉由供應至其閘極電極之信號Sig.3而控制電晶體之切換。
    由於用於電容器切換元件126之電晶體於通道形成區域中包括高度純化氧化物半導體，並具有充分大通道長度，如以上說明，關閉狀態電流量極度小。
    請注意，在圖5中，描繪電容器切換元件126僅包括一電晶體之結構；然而，本發明不侷限於此結構。在本發明之一實施例中，電容器切換元件126可包括複數電晶體。
    若電容器切換元件126中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯連接、或並聯連接及串聯連接組合。
    在本發明之一實施例中，至少用於電容器切換元件126中切換元件之電晶體於通道形成區域中包括化合物半導體，例如高度純化氧化物半導體。
    另一方面，用於第一反相元件121、第二反相元件122、第三反相元件127、切換元件123、切換元件124、切換元件128、及切換元件129之電晶體可包括非結晶、微晶、多晶、或單晶半導體。有關該等半導體之材料，可提供矽或鍺。此外，為製造該等電晶體，可使用薄半導體膜或成批半導體。
    其次，說明圖4A中所描繪之記憶體元件之作業範例。請注意，記憶體元件之作業可藉由非下列說明之方法執行。
    首先，在寫入資料中，切換元件123開啟，切換元件124關閉，切換元件128關閉，切換元件129關閉，及電容器切換元件126開啟。接著，電源電位VDD供應至第一節點及電源電位VSS供應至第二節點，藉此電源電壓施加於第一節點與第二節點之間。
    供應至記憶體元件120之信號IN之電位經由切換元件123而供應至第一反相元件121之輸入端子，藉此第一反相元件121之輸出端子之電位為信號IN之電位相反相位。接著，切換元件124開啟，且第一反相元件121之輸入端子連接至第二反相元件122之輸出端子，藉此資料寫入第一反相元件121及第二反相元件122。
    在寫入資料中，經由電容器切換元件126，具相應於信號IN之資料值之量的電荷儲存於電容器125中，藉此資料亦寫入電容器125。
    請注意，在寫入資料中，第三節點與第四節點之間不需要施加電源電壓。因此，例如電源電位VSS供應至每一第三節點及第四節點，使得該些節點具有相等電位。
    其次，為藉由第一反相元件121及第二反相元件122保持輸入資料，若切換元件124保持開啟狀態，切換元件128保持關閉狀態，及切換元件129保持關閉狀態，切換元件123關閉及電容器切換元件126關閉。
    藉由關閉切換元件123，由第一反相元件121及第二反相元件122保持輸入資料。此時，電源電位VDD供應至第一節點及電源電位VSS供應至第二節點，藉此維持第一節點與第二節點之間施加電源電壓之狀態。
    此外，藉由關閉電容器切換元件126，亦保持資料寫入電容器125。
    第一反相元件121之輸出端子之電位反映由第一反相元件121及第二反相元件122保持之資料。因此，藉由開啟切換元件128而讀出電位，可從記憶體元件120讀出資料。
    請注意，為減少保持資料中電力消耗，若輸入資料僅保持於電容器125中，例如電源電位VSS供應至每一第一節點及第二節點，使得該些節點具有相等電位，且第一節點與第二節點之間停止施加電源電壓。當第一節點與第二節點之間停止施加電源電壓時，由第一反相元件121及第二反相元件122保持之資料被抹除，但寫入電容器125之資料則繼續保持。
    以該等方式，若電容器125中保持輸入資料，第一節點與第二節點之間便不需施加電源電壓；因此，經由第一反相元件121中所包括之p通道電晶體130及n通道電晶體131，或經由第二反相元件122中所包括之p通道電晶體132及n通道電晶體133，而於第一節點與第二節點之間流動之關閉狀態電流可極度接近零。
    結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著減少，且記憶體裝置及進一步包括記憶體裝置之信號處理電路的電力消耗可抑制為低。
    此外，若電容器125中保持輸入資料，第三節點與第四節點之間不需施加電源電壓。因此，經由第三反相元件127中所包括之p通道電晶體134及n通道電晶體135，而於第三節點與第四節點之間流動之關閉狀態電流可極度接近零。
    結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著減少，且記憶體裝置及進一步包括記憶體裝置之信號處理電路的電力消耗可抑制為低。
    由於用於電容器切換元件126之電晶體例如於通道形成區域中包括高度純化氧化物半導體，關閉狀態電流密度可低於或等於100 zA/μm，較佳地為低於或等於10 zA/μm，進一步較佳地為低於或等於1 zA/μm。
    因此，包括高度純化氧化物半導體膜作為作用層之電晶體具有較包括具有結晶性之矽的電晶體極度更小量關閉狀態電流。結果，當使用電晶體之電容器切換元件126處於關閉狀態時，電容器125中所儲存之電荷幾乎不釋放；因此，資料保持。
    若讀出電容器125中所儲存之資料，電源電位VDD供應至第三節點及電源電位VSS供應至第四節點，藉此電源電壓施加於第三節點與第四節點之間。當電源電壓施加於第三節點與第四節點之間時，第三反相元件127之輸出端子供應予與其輸入端子之電位的相位相反電位。
    請注意，第三反相元件127之輸入端子供應予具有相應於電容器125中所儲存之電荷量之位準的電位；因而，其輸出端子之電位反映資料。因而，藉由開啟切換元件129，可從記憶體元件120讀出具有反映資料之電位的信號OUT。
    此外，本發明之一實施例不侷限於以上結構。以類似於圖1A中所描繪之記憶體元件100之方式，電容器126可連接至記憶體元件120之輸入端子，即經由切換元件123而供應予信號IN之電位的節點。其他電路元件之連接結構包括第一反相元件121、第二反相元件122、及第三反相元件127、切換元件124、切換元件128、切換元件129、及電容器125，與圖4A中相同。
    請注意，若由電容器125保持輸入資料以減少保持輸入至第一反相元件121及第二反相元件122之資料中電力消耗，首先，切換元件123關閉，切換元件124保持處於開啟狀態，切換元件128關閉，切換元件129關閉，及電容器切換元件126開啟。接著，經由電容器切換元件126，具相應於由第一反相元件121及第二反相元件122保持之資料值之量的電荷儲存於電容器125中，藉此資料寫入電容器125。
    在資料儲存於電容器125中之後，電容器切換元件126關閉，藉此保持電容器125中所儲存之資料。在電容器切換元件126關閉之後，例如第一節點之電位及第二節點之電位設定為彼此相等，例如電源電位VSS。請注意，在資料儲存於電容器125中之後，可關閉切換元件124。
    以該等方式，若由電容器125保持輸入資料，第一節點與第二節點之間不需施加電源電壓；因此，經由第一反相元件121中所包括之p通道電晶體130及n通道電晶體131，或經由第二反相元件122中所包括之p通道電晶體132及n通道電晶體133，而於第一節點與第二節點之間流動之關閉狀態電流可極度接近零。
    結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著減少，且因此記憶體裝置及進一步包括記憶體裝置之信號處理電路的電力消耗可抑制為低。
    本實施例中所揭露之事項可適當組合其他實施例中所說明之事項而予實施。 (實施例3)
    在本實施例中，將說明本發明之記憶體裝置中所包括之記憶體元件之另一範例。在圖4B中，描繪本實施例之記憶體元件之電路圖作為範例。
    圖4B中所描繪之記憶體元件140至少包括第一反相元件141及第二反相元件142，藉此輸入信號之相位相反並輸出信號，以及切換元件143、切換元件144、電容器145、電容器切換元件146、電容器147、及電容器切換元件148。
    包括輸入至記憶體元件140之資料的信號IN經由切換元件143而供應予第一反相元件141之輸入端子。第一反相元件141之輸出端子連接至第二反相元件142之輸入端子。第二反相元件142之輸出端子經由切換元件144而連接至第一反相元件141之輸入端子。第一反相元件141之輸出端子之電位或第二反相元件142之輸入端子之電位輸出至記憶體元件或後續級之另一電路，作為信號OUT。
    電容器145連接至記憶體元件140之輸入端子，即經由切換元件143及電容器切換元件146而供應予信號IN之電位的節點，使得可視需要儲存輸入至記憶體元件140之信號IN之資料。具體地，電容器145包括一對電極之間之電介質。電極之一經由電容器切換元件146而連接至第一反相元件141之輸入端子。電極之另一者連接至供應予低位準電源電位VSS或諸如接地電位之固定電位的節點。
    以類似於電容器145之方式，電容器147連接至記憶體元件140之輸出端子，即經由切換元件143、第一反相元件141、及電容器切換元件148而供應予信號OUT之電位的節點，使得可視需要儲存輸入至記憶體元件140之信號IN之資料。
    具體地，電容器147包括一對電極之間之電介質。電極之一經由電容器切換元件148而連接至第一反相元件141之輸出端子。電極之另一者連接至供應予低位準電源電位VSS或諸如接地電位之固定電位的節點。
    請注意，在圖4B中，描繪反相器用作第一反相元件141及第二反相元件142之範例；然而，除了反相器之外，時控反相器亦可用作第一反相元件141或第二反相元件142。
    對每一電容器切換元件146及電容器切換元件148而言，使用於通道形成區域中包括高度純化氧化物半導體之電晶體。如同實施例1中所說明之電容器切換元件106，使用氧化物半導體而於第一反相元件141及第二反相元件142以上形成每一電容器切換元件146及電容器切換元件148，且其每一通道長度為大於或等於10 F，較佳地為大於或等於20 F，進一步較佳地為大於或等於50 F。
    請注意，記憶體元件140可視需要進一步包括另一電路元件，諸如二極體、電阻器、電感器、或電容器。
    其次，圖6中描繪圖4B中記憶體元件之更具體電路圖之範例。圖6中所描繪之記憶體元件140至少包括第一反相元件141、第二反相元件142、切換元件143、切換元件144、電容器145、電容器切換元件146、電容器147、及電容器切換元件148。該些電路元件之連接結構與圖4B中相同。
    圖6中第一反相元件141具有一結構，其中其閘極電極相互連接之p通道電晶體149及n通道電晶體150於供應予高位準電源電位VDD之第一節點與供應予低位準電源電位VSS之第二節點之間串聯連接。
    具體地，p通道電晶體149之源極電極連接至供應予電源電位VDD之第一節點，及n通道電晶體150之源極電極連接至供應予電源電位VSS之第二節點。
    此外，p通道電晶體149之汲極電極連接至n通道電晶體150之汲極電極，且二汲極電極之電位可視為第一反相元件141之輸出端子之電位。
    此外，p通道電晶體149之閘極電極及n通道電晶體150之閘極電極之電位可視為第一反相元件141之輸入端子之電位。
    圖6中第二反相元件142具有一結構，其中其閘極電極相互連接之p通道電晶體151及n通道電晶體152於供應予高位準電源電位VDD之第一節點與供應予低位準電源電位VSS之第二節點之間串聯連接。
    具體地，p通道電晶體151之源極電極連接至供應予電源電位VDD之第一節點，及n通道電晶體152之源極電極連接至供應予電源電位VSS之第二節點。
    此外，p通道電晶體151之汲極電極連接至n通道電晶體152之汲極電極，且二汲極電極之電位可視為第二反相元件142之輸出端子之電位。
    此外，p通道電晶體151之閘極電極及n通道電晶體152之閘極電極之電位可視為第二反相元件142之輸入端子之電位。
    在圖6中，描繪電晶體用於切換元件143之狀況作為範例，並藉由供應至其閘極電極之信號Sig.1而控制電晶體之切換。此外，描繪電晶體用於切換元件144之狀況作為範例，並藉由供應至其閘極電極之信號Sig.2而控制電晶體之切換。
    請注意，在圖6中，描繪每一切換元件143及切換元件144僅包括一電晶體之結構；然而，本發明不侷限於此結構。在本發明之一實施例中，切換元件143或切換元件144可包括複數電晶體。
    若切換元件143或切換元件144中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯連接、或並聯連接及串聯連接組合。
    在圖6中，於通道形成區域中包括氧化物半導體之電晶體用於電容器切換元件146，並藉由供應至其閘極電極之信號Sig.3而控制電晶體之切換。由於用於電容器切換元件146之電晶體於通道形成區域中包括高度純化氧化物半導體，並具有充分大通道長度，如以上說明，其關閉狀態電流量為極度小。
    在圖6中，於通道形成區域中包括氧化物半導體之電晶體用於電容器切換元件148，並藉由供應至其閘極電極之信號Sig.4而控制電晶體之切換。由於用於電容器切換元件148之電晶體於通道形成區域中包括高度純化氧化物半導體，並具有充分大通道長度，如以上說明，其關閉狀態電流量為極度小。
    請注意，在圖6中，描繪電容器切換元件146或電容器切換元件148僅包括一電晶體之結構；然而，本發明不侷限於此結構。在本發明之一實施例中，電容器切換元件146或電容器切換元件148可包括複數電晶體。
    若電容器切換元件146或電容器切換元件148中包括充當切換元件之複數電晶體，複數電晶體可相互並聯、串聯連接、或並聯連接及串聯連接組合。
    在本實施例中，至少用於電容器切換元件146或電容器切換元件148中切換元件之電晶體可於通道形成區域中包括化合物半導體，例如高度純化氧化物半導體。
    另一方面，用於第一反相元件141、第二反相元件142、切換元件143、及切換元件144之每一電晶體可包括非氧化物半導體之半導體，諸如非結晶矽、微晶矽、多晶矽、單晶矽、非結晶鍺、微晶鍺、多晶鍺、或單晶鍺。此外，為製造以上說明之電晶體，可使用薄半導體膜或成批半導體。
    其次，說明圖4B或圖6中所描繪之記憶體元件之作業範例。請注意，記憶體元件之作業可藉由非下列說明之方法執行。
    首先，在寫入資料中，切換元件143開啟、切換元件144關閉、電容器切換元件146關閉、及電容器切換元件148關閉。接著，電源電位VDD供應至第一節點及電源電位VSS供應至第二節點，藉此第一節點與第二節點之間施加電源電壓。
    供應至記憶體元件140之信號IN之電位經由切換元件143而供應至第一反相元件141之輸入端子，藉此第一反相元件141之輸出端子之電位與信號IN之電位相位相反。接著，切換元件144開啟且第一反相元件141之輸入端子連接至第二反相元件142之輸出端子，藉此資料寫入第一反相元件141及第二反相元件142。
    其次，若輸入資料係由第一反相元件141及第二反相元件142保持，若切換元件144保持開啟狀態，電容器切換元件146保持關閉狀態，及電容器切換元件148保持關閉狀態，切換元件143關閉。藉由關閉切換元件143，由第一反相元件141及第二反相元件142保持輸入資料。
    此時，電源電位VDD供應至第一節點及電源電位VSS供應至第二節點，藉此維持第一節點與第二節點之間施加電源電壓之狀態。
    第一反相元件141之輸出端子之電位反映藉由第一反相元件141及第二反相元件142保持之資料。因此，藉由讀出電位，可從記憶體元件140讀出資料。
    請注意，若輸入資料保持於電容器145及電容器147中以減少保持資料中電力消耗，切換元件143關閉，切換元件144開啟，電容器切換元件146開啟，及電容器切換元件148開啟。
    接著，經由電容器切換元件146，具相應於由第一反相元件141及第二反相元件142保持之資料值之量的電荷儲存於電容器145中，藉此資料寫入電容器145。
    此外，經由電容器切換元件148，具相應於由第一反相元件141及第二反相元件142保持之資料值之量的電荷儲存於電容器147中，藉此資料寫入電容器147。請注意，電容器145中所包括之一對電極之間之電壓的極性及電容器147中所包括之一對電極之間之電壓的極性彼此相反。
    在資料儲存於電容器145中之後，電容器切換元件146關閉，藉此保持電容器145中所儲存之資料。此外，在資料儲存於電容器147中之後，電容器切換元件148關閉，藉此保持電容器147中所儲存之資料。
    在關閉電容器切換元件146及電容器切換元件148之後，例如電源電位VSS供應至每一第一節點及第二節點，使得該些節點具有相等電位，並停止於第一節點與第二節點之間施加電源電壓。
    以該等方式，若於電容器145及電容器147中保持輸入資料，第一節點與第二節點之間便不需施加電源電壓；因此，經由第一反相元件141中所包括之p通道電晶體149及n通道電晶體150，或經由第二反相元件142中所包括之p通道電晶體151及n通道電晶體152，於第一節點與第二節點之間流動之關閉狀態電流可極度接近零。
    結果，保持資料中因記憶體元件之關閉狀態電流的電力消耗可顯著減少，且記憶體裝置及進一步包括記憶體裝置之信號處理電路的電力消耗可抑制為低。
    由於用於每一電容器切換元件146及電容器切換元件148之電晶體於通道形成區域中包括高度純化氧化物半導體，關閉狀態電流密度可為低於或等於100 zA/μm，較佳地為低於或等於10 zA/μm，進一步較佳地為低於或等於1 zA/μm。
    結果，當使用電晶體之電容器切換元件146處於關閉狀態時，電容器145中所儲存之電荷幾乎不釋放；因此，資料保持。此外，當使用以上電晶體之電容器切換元件148處於關閉狀態時，電容器147中所儲存之電荷幾乎不釋放；因此，資料保持。
    若讀出電容器145及電容器147中所儲存之資料，電源電位VDD供應至第一節點及電源電位VSS供應至第二節點，藉此電源電壓施加於第一節點與第二節點之間。
    在此狀態下，電容器切換元件146開啟。當電源電壓施加於第一節點與第二節點之間時，第一反相元件141之輸出端子供應予其輸入端子之電位的反相電位。請注意，第一反相元件141之輸入端子供應予具有相應於電容器145中所儲存之電荷量之位準的電位；因而，其輸出端子之電位反映資料。
    此外，藉由開啟電容器切換元件148，具有相應於電容器147中所儲存之電荷量之位準的電位供應至第一反相元件141之輸出端子。因而，可從記憶體元件140讀出具有反映資料之電位的信號OUT。
    本實施例中所揭露之事項可適當組合其他實施例中所說明之事項而予實施。 (實施例4)
    在本實施例中，參照圖8A及8B說明形成氧化物半導體膜之方法。氧化物半導體膜經形成而於嵌入絕緣體174之上具有適當厚度。可藉由濺鍍法而於稀有氣體(典型為氬)、氧氣、或包括稀有氣體(例如氬)及氧之混合物的氣體中形成氧化物半導體膜。對氧化物半導體膜而言，可使用以上說明之氧化物半導體。
    請注意，在藉由濺鍍法沉積氧化物半導體膜之前，較佳地藉由導入氬氣並產生電漿之反向濺鍍而移除嵌入絕緣體174之表面上灰塵。反向濺鍍係指一方法其中靶材側未施加電壓，RF電源用於在氬氣中施加電壓於基板側，並於基板附近產生電漿以修改表面。請注意，除了氬氣以外，可使用氮氣、氦氣等。此外，可使用添加氧、氮氧化物等之氬氣。進一步另一方面，可使用添加氯、四氟化碳等之氬氣。
    在本實施例中，有關氧化物半導體膜，使用具5 nm厚度之In-Ga-Zn基氧化物非單晶膜，其係藉由濺鍍法使用包含銦(In)、鎵(Ga)、及鋅(Zn)之金屬氧化物靶材而予獲得。有關靶材，例如可使用具In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2之該等金屬原子組成比例之金屬氧化物靶材。
    在本實施例中，由於結晶化係藉由於之後步驟執行熱處理而刻意造成，較佳地使用金屬氧化物靶材，藉此易於造成結晶化。包含In、Ga、及Zn之金屬氧化物靶材的填充率為高於或等於90%及低於或等於100%，及較佳地為高於或等於95%及低於或等於99.9%。當使用具有高填充率之金屬氧化物靶材時，將形成之氧化物半導體膜中雜質濃度可為低，使得可獲得具卓越電特性或高可靠性之電晶體。
    基板保持於減壓之處理室中，氫及濕氣移除之濺鍍氣體導入剩餘之濕氣移除之處理室，並使用金屬氧化物作為靶材而於絕緣表面之上形成氧化物半導體膜。在膜形成期間，基板溫度可介於100℃至600℃(含)，較佳地為200℃至400℃(含)。執行膜形成同時加熱基板，藉此形成之氧化物半導體膜中所包含之雜質濃度可為低，並可增加結晶性。此外，可抑制藉由濺鍍之損害。
    為移除處理室中剩餘之濕氣，較佳地使用截留真空泵。例如，較佳地使用低溫泵、離子泵、或鈦昇華泵。排空單元可為配置冷阱之渦輪泵。在以低溫泵排空之處理室中，移除例如氫原子、諸如水(H2O)之包含氫原子之化合物(更佳地連同包含碳原子之化合物)等，藉此處理室中所形成之氧化物半導體膜中所包含之雜質濃度可為低。
    沉積狀況之範例如下：基板與靶材之間之距離為170 mm，壓力為0.4 Pa，直流(DC)電源之功率為0.5 kW，及氣體為氧氣(氧流率之比例為100%)。請注意，脈衝直流(DC)電源較佳，因為膜沉積中所產生之粉狀物質(亦稱為粒子)可減少且膜厚度可為均勻。氧化物半導體膜之較佳厚度介於1 nm至30 nm(含)。由於適當厚度取決於使用之氧化物半導體材料，可依據材料而適當決定厚度。
    為使氧化物半導體膜中盡可能少包含氫、羥基、及濕氣，較佳的是於氧化物半導體膜形成之前，在濺鍍設備之預熱室中預先加熱基板作為預處理，使得附著於基板上之諸如氫或濕氣之雜質釋放及排除。預熱之溫度為高於或等於100℃及低於或等於600℃，較佳地為高於或等於150℃及低於或等於300℃。有關配置於預熱室中之排空單元，低溫泵較佳。請注意，此預熱處理可略過。
    其次，執行熱處理且結晶從氧化物半導體膜之表面成長，使得獲得至少部分結晶化或變成單晶之氧化物半導體膜。在熱處理中，溫度為高於或等於450℃及低於或等於850℃，較佳地為高於或等於600℃及低於或等於700℃。此外，加熱時間為長於或等於1分鐘及短於或等於24小時。結晶層從表面成長至內部，並包含板形結晶，其平均厚度為大於或等於2 nm及小於或等於10 nm。此外，形成於表面之結晶層具有平行於結晶層表面之a-b平面，及垂直於結晶層表面之c軸校準。在本實施例中，整個氧化物半導體膜可藉由熱處理而結晶化(結晶亦稱為共生(CG)結晶)。
    請注意，在熱處理中，較佳的是氮、氧、或諸如氦、氖、或氬之稀有氣體中不包含水、氫等。此外，較佳的是被導入熱處理設備之氮、氧、或諸如氦、氖、或氬之稀有氣體之純度為6N(99.9999%)或更多，進一步較佳地為7N(99.99999%)或更多(即，雜質濃度為1 ppm或更低，進一步較佳地為0.1 ppm或更低)。此外，熱處理可於具低於或等於20 ppm之H2O濃度的乾燥空氣中執行。在本實施例中，於700℃在乾燥空氣中執行熱處理達1小時。
    請注意，熱處理設備不侷限於電熔爐，而是可包括藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱將處理之目標的裝置。例如，可使用快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種設備，藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱將處理之目標。GRTA設備為用於使用高溫氣體而執行熱處理之設備。有關該氣體，係使用未藉由熱處理而與將處理之目標反應之惰性氣體，諸如氮，或諸如氬之稀有氣體。
    例如，熱處理可採用GRTA，其中基板被轉移進入加熱至650℃至700℃高溫之惰性氣體，加熱達若干分鐘，並接著從惰性氣體取出。基於GRTA，可達成短時間高溫熱處理。
    其次，藉由光刻法，氧化物半導體膜被處理為實施例1中所說明之形狀，藉此形成氧化物半導體區域168。請注意，可藉由噴墨法形成此程序中使用之抗蝕罩。藉由噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
    本實施例中所揭露之事項可適當組合其他實施例中所說明之事項而予實施。 (實施例5)
    圖9A描繪根據本發明之一實施例之信號處理電路範例，其中以上實施例中所說明之記憶體元件用於記憶體裝置。根據本發明之一實施例之信號處理電路至少包括一或複數算術單元及一或複數記憶體裝置。具體地，圖9A中所描繪之信號處理電路400包括算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、控制裝置406、及電源控制電路407。
    算術電路401及402各亦包括實施簡單邏輯算術處理之邏輯電路、加法器、乘法器、及各式算術單元。當於算術電路401中實施算術處理時，記憶體裝置403充當暫存器用於暫時保持資料。當於算術電路402中實施算術處理時，記憶體裝置404充當暫存器用於暫時保持資料。
    此外，記憶體裝置405可用作主記憶體並可儲存由控制裝置406執行之程式作為資料或可儲存來自算術電路401及算術電路402之資料。
    控制裝置406為一電路，其統合控制信號處理電路400中所包括之算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、及記憶體裝置405之作業。請注意，在圖9A中，控制裝置406係配置於信號處理電路400中作為其一部分，但控制裝置406可配置於信號處理電路400外側。
    若以上實施例中所說明之記憶體元件用於記憶體裝置403、記憶體裝置404、及記憶體裝置405之至少之一，甚至當局部或完全停止供應電源電壓至記憶體裝置403、記憶體裝置404、及記憶體裝置405時，可保持資料。以以上方式，可局部或完全停止供應電源電壓至整個信號處理電路400，藉此可抑制電力消耗。
    例如，停止供應電源電壓至一或多個記憶體裝置403、記憶體裝置404、及記憶體裝置405，藉此可抑制電力消耗。另一方面，例如在圖1A及1B中，停止供應VDD或VSS至記憶體元件100，且信號Sig.3設定為某人工電位(即低於接地電位0.5 V至1.5 V之電位)，此有效減少電力消耗。
    當信號Sig.3設定為以上電位時，電流視為在電容器切換元件106中閘極電極與氧化物半導體區域之間流動；然而，電流值過小而無法測量。即，電流未導致電力消耗。相反地，當VDD或VSS供應至記憶體元件100時，產生反相器之通過電流，因此消耗相當電量。因而，停止供應VDD及VSS產生減少電力消耗之大影響。
    此外，亦供應電源電壓至記憶體裝置，可停止供應電源電壓至控制電路或算術電路，其傳送/接收資料至/自記憶體裝置。例如，當算術電路401及記憶體裝置403未操作時，可停止供應電源電壓至算術電路401及記憶體裝置403。
    此外，電源控制電路407控制供應至信號處理電路400中所包括之算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、及控制裝置406之電源電壓位準。如以上說明，電源控制電路視需要控制VDD、VSS、及信號Sig.3之電位，因而，可以最有效之方式減少消耗之電力。
    當停止供應電源電壓時，可停止供應電源電壓至電源控制電路407，或可停止供應電源電壓至算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、及控制裝置406。
    即，用於停止供應電源電壓之切換元件可配置用於電源控制電路407，或每一算術電路401、算術電路402、記憶體裝置403、記憶體裝置404、記憶體裝置405、及控制裝置406。在後者之狀況下，根據本發明之信號處理電路中不一定配置電源控制電路407。
    充當快取記憶體之記憶體裝置可配置於主記憶體之記憶體裝置405與每一算術電路401、算術電路402、及控制裝置406之間。藉由配置快取記憶體，可減少針對主記憶體之低速存取，且諸如算術處理之信號處理的速度可更高。藉由將以上說明之記憶體元件亦應用於充當快取記憶體之記憶體裝置，可抑制信號處理電路400之電力消耗。 (實施例6)
    在本實施例中，將說明根據本發明之一實施例之信號處理電路之一之CPU組態。
    圖9B描繪本實施例中之CPU組態。圖9B中所描繪之CPU於基板410之上主要包括算術邏輯單元(ALU)411、ALU控制器412、指令解碼器413、中斷控制器414、時序控制器415、暫存器416、暫存器控制器417、匯流排介面(Bus I/F)418、可重寫ROM 419、及ROM介面(ROM I/F)420。
    ROM 419及ROM介面420可配置於另一晶片之上。通常，圖9B中所描繪之CPU僅為具簡化組態之範例，且各式組態可依據應用而應用於實際CPU。
    經由Bus I/F 418而輸入至CPU之指令輸入至指令解碼器413並於其中解碼，接著輸入至ALU控制器412、中斷控制器414、暫存器控制器417、及時序控制器415。
    根據解碼之指令，ALU控制器412、中斷控制器414、暫存器控制器417、及時序控制器415實施不同控制。具體地，ALU控制器412產生信號用於控制ALU 411之作業。當CPU執行程式時，中斷控制器414依據其優先性或遮罩狀態判斷中斷要求係來自外部輸入/輸出裝置或週邊電路，並處理該要求。暫存器控制器417產生暫存器416之位址，並根據CPU之狀態而讀取/寫入資料自/至暫存器416。
    此外，時序控制器415產生信號用於控制ALU 411、ALU控制器412、指令解碼器413、中斷控制器414、及暫存器控制器417之作業時序。例如，時序控制器415包括內部時脈產生器用於依據參考時脈信號CLK1而產生內部時脈信號CLK2，並將時脈信號CLK2供應至以上電路。
    在本實施例之CPU中，暫存器416可包括具以上實施例中所說明之以上結構之記憶體元件。暫存器控制器417根據ALU 411而選擇保持暫存器416中資料之作業。即，暫存器控制器417決定係由反相元件或由暫存器416中所包括之記憶體元件中電容器來保持資料。
    當選擇由反相元件保持資料時，電源電壓便供應至暫存器416中記憶體元件。當選擇由電容器保持資料時，資料便重寫入電容器，並可停止供應電源電壓至暫存器416中記憶體元件。
    以該等方式，甚至若暫時停止CPU之作業並停止供應電源電壓，可保持資料並可減少消耗電力。具體地，例如當個人電腦之使用者未輸入資料至諸如鍵盤之輸入裝置時，可停止CPU之作業，使得可減少消耗電力。
    儘管在本實施例中提供CPU作為範例，本發明之信號處理電路未侷限於CPU，可應用於諸如DSP之LSI、客製LSI、或場可程控閘陣列(FPGA)。使用本發明中所說明之信號處理電路，可提供高度可靠電子裝置及具低電力消耗電子裝置。
    尤其，當針對難以從外部裝置持續接收電力之可攜式電子裝置時，便附加根據本發明之一實施例之具低電力消耗之信號處理電路作為該裝置之組件，可獲得增加持續作業時間之優點。
    根據本發明之一實施例之信號處理電路可用於顯示裝置、個人電腦、或配置記錄媒體之影像再生裝置(典型地為再生諸如數位影音光碟(DVD)之記錄媒體的內容並具有顯示器以顯示再生影像之裝置)。
    除了上述，有關可配置根據本發明之一實施例之信號處理電路的電子裝置，可提供行動電話、遊戲機(包括可攜式遊戲機)、可攜式資訊終端機、電子書閱讀器、諸如攝影機及數位相機之攝像機、護目鏡型顯示器(頭戴型顯示器)、導航系統、音頻再生裝置(例如汽車音響系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機等。
    本申請案係依據2011年4月8日向日本專利處提出申請之日本專利申請案序號2011-085995，其整個內容以提及之方式併入本文。
    100、120、140、160、200‧‧‧記憶體元件
    101、121、141‧‧‧第一反相元件
    102、122、142‧‧‧第二反相元件
    103、104、123、124、128、129、143、144、203、204‧‧‧切換元件
    105、125、126、145、147‧‧‧電容器
    106、126、146、148‧‧‧電容器切換元件
    107、109、130、132、134、149、151、207、209‧‧‧p通道電晶體
    108、110、131、133、135、150、152、208、210‧‧‧n通道電晶體
    127‧‧‧第三反相元件
    161‧‧‧VDD佈線
    162‧‧‧Sig.1佈線
    163‧‧‧Sig.2佈線
    164‧‧‧IN佈線
    165‧‧‧OUT佈線
    166、303‧‧‧汲極電極
    167、302‧‧‧源極電極
    168‧‧‧氧化物半導體區域
    169‧‧‧閘極佈線
    170‧‧‧電容器佈線
    171‧‧‧淺溝絕緣
    172‧‧‧層際絕緣體
    173‧‧‧接觸栓
    174‧‧‧嵌入絕緣體
    175‧‧‧閘極絕緣體
    201、202‧‧‧反相器
    301‧‧‧半導體層
    304‧‧‧閘極絕緣體
    305‧‧‧閘極電極
    400‧‧‧信號處理電路
    401、402‧‧‧算術電路
    403、404、405‧‧‧記憶體裝置
    406‧‧‧控制裝置
    407‧‧‧電源控制電路
    410‧‧‧基板
    411‧‧‧算術邏輯單元
    412‧‧‧ALU控制器
    413‧‧‧指令解碼器
    414‧‧‧中斷控制器
    415‧‧‧時序控制器
    416‧‧‧暫存器
    417‧‧‧暫存器控制器
    418‧‧‧匯流排介面
    419‧‧‧ROM
    420‧‧‧ROM介面
    圖1A及1B為記憶體元件之電路圖。
    圖2A及2B為習知記憶體元件之電路圖。
    圖3A至3C用於說明包括氧化物半導體之電晶體之電特性。
    圖4A及4B為記憶體元件之電路圖。
    圖5為記憶體元件之電路圖。
    圖6為記憶體元件之電路圖。
    圖7A至7D為俯視圖，描繪記憶體元件之結構。
    圖8A及8B為截面圖，描繪記憶體元件之結構。
    圖9A及9B為信號處理電路及包括記憶體元件之CPU之方塊圖。
    100‧‧‧記憶體元件
    101‧‧‧第一反相元件
    102‧‧‧第二反相元件
    103、104‧‧‧切換元件
    105‧‧‧電容器
    106‧‧‧電容器切換元件
    权利要求:
    Claims (30)
    [1] 一種記憶體元件，包含：第一反相元件；第二反相元件；包含第一電極及第二電極之電容器；以及第一電晶體，其中，該第一反相元件之輸出端子電連接至該第二反相元件之輸入端子，其中，該第二反相元件之輸出端子電連接至該第一反相元件之輸入端子，其中，該第一電晶體之源極及汲極區域之一者電連接至該第一反相元件之該輸入端子，其中，該第一電晶體之該源極及該汲極區域之另一者電連接至該電容器之該第一電極，其中，該第一電晶體包括具第一通道形成區域中至少一中空部之第一半導體區域，以及其中，該第一電晶體控制資料寫入至該電容器。
    [2] 如申請專利範圍第1項之記憶體元件，其中，該第一電晶體之通道長度為最小特徵尺寸之十倍大或更多。
    [3] 如申請專利範圍第1項之記憶體元件，其中，該第一電晶體之通道長度為通道寬度之十倍大或更多。
    [4] 如申請專利範圍第1項之記憶體元件，其中，該第一電晶體之通道長度為大於或等於1 μm。
    [5] 如申請專利範圍第1項之記憶體元件，進一步包含第三反相元件，其中，該電容器之該第一電極電連接至該第三反相元件之輸入端子，且其中，該第三反相元件之輸出端子電連接至該第二反相元件之該輸入端子。
    [6] 如申請專利範圍第1項之記憶體元件，其中，該第一及該第二反相元件之一為反相器或時控反相器。
    [7] 如申請專利範圍第5項之記憶體元件，其中，該第三反相元件為反相器或時控反相器。
    [8] 如申請專利範圍第1項之記憶體元件，其中，該第一半導體區域包括In-Ga-Zn基氧化物半導體。
    [9] 如申請專利範圍第1項之記憶體元件，其中，該第一通道形成區域之氫濃度為低於或等於5 x 1019/cm3。
    [10] 如申請專利範圍第1項之記憶體元件，進一步包含第二電晶體及第二電容器，其中，該第二電晶體之源極及汲極區域之一者電連接至該第二反相元件之該輸入端子，以及其中，該第二電晶體之該源極及該汲極區域之另一者電連接至該第二電容器。
    [11] 如申請專利範圍第10項之記憶體元件，其中，該第二電晶體包括具第二通道形成區域中至少一中空部之第二半導體區域。
    [12] 如申請專利範圍第11項之記憶體元件，其中，該第二半導體區域包括In-Ga-Zn基氧化物半導體。
    [13] 如申請專利範圍第11項之記憶體元件，其中，該第二通道形成區域之氫濃度為低於或等於5 x 1019/cm3。
    [14] 一種信號處理電路，包含：算術電路；以及儲存從該算術電路輸出之資料的記憶體裝置，其中，該記憶體裝置包括申請專利範圍第1項中所述之記憶體元件。
    [15] 如申請專利範圍第14項之信號處理電路為包含CPU、DSP、或微處理器之LSI。
    [16] 一種記憶體元件，包含：第一反相元件；第二反相元件；包含第一電極及第二電極之電容器；以及第一電晶體，其中，該第一反相元件之輸出端子電連接至該第二反相元件之輸入端子，其中，該第二反相元件之輸出端子電連接至該第一反相元件之輸入端子，其中，該第一電晶體之源極及汲極區域之一者電連接至該第一反相元件之該輸入端子，其中，該第一電晶體之該源極及該汲極區域之另一者電連接至該電容器之該第一電極，其中，該第一電晶體係配置於該第一及該第二反相元件之至少之一上，並包括具第一通道形成區域中至少一中空部之第一半導體區域，以及其中，該第一電晶體控制資料寫入至該電容器。
    [17] 如申請專利範圍第16項之記憶體元件，其中，該第一電晶體之通道長度為最小特徵尺寸之十倍大或更多。
    [18] 如申請專利範圍第16項之記憶體元件，其中，該第一電晶體之通道長度為通道寬度之十倍大或更多。
    [19] 如申請專利範圍第16項之記憶體元件，其中，該第一電晶體之通道長度為大於或等於1 μm。
    [20] 如申請專利範圍第16項之記憶體元件，進一步包含第三反相元件，其中，該電容器之該第一電極電連接至該第三反相元件之輸入端子，及其中，該第三反相元件之輸出端子電連接至該第二反相元件之該輸入端子。
    [21] 如申請專利範圍第16項之記憶體元件，其中，該第一及該第二反相元件之一為反相器或時控反相器。
    [22] 如申請專利範圍第20項之記憶體元件，其中，該第三反相元件為反相器或時控反相器。
    [23] 如申請專利範圍第16項之記憶體元件，其中，該第一半導體區域包括In-Ga-Zn基氧化物半導體。
    [24] 如申請專利範圍第16項之記憶體元件，其中，該第一通道形成區域之氫濃度為低於或等於5 x 1019/cm3。
    [25] 如申請專利範圍第16項之記憶體元件，進一步包含第二電晶體及第二電容器，其中，該第二電晶體之源極及汲極區域之一者電連接至該第二反相元件之該輸入端子，以及其中，該第二電晶體之該源極及該汲極區域之另一者電連接至該第二電容器。
    [26] 如申請專利範圍第25項之記憶體元件，其中，該第二電晶體包括具第二通道形成區域中至少一中空部之第二半導體區域。
    [27] 如申請專利範圍第26項之記憶體元件，其中，該第二半導體區域包括In-Ga-Zn基氧化物半導體。
    [28] 如申請專利範圍第26項之記憶體元件，其中，該第二通道形成區域之氫濃度為低於或等於5 x 1019/cm3。
    [29] 一種信號處理電路，包含：算術電路；以及儲存從該算術電路輸出之資料的記憶體裝置，其中，該記憶體裝置包括申請專利範圍第16項中所述之記憶體元件。
    [30] 如申請專利範圍第29項之信號處理電路為包含CPU、DSP、或微處理器之LSI。
    类似技术:
    公开号 | 公开日 | 专利标题
    TWI567736B|2017-01-21|記憶體元件及信號處理電路
    US9224472B2|2015-12-29|Memory device and driving method of the memory device
    JP6683854B2|2020-04-22|トランジスタ
    TWI503895B|2015-10-11|半導體裝置之製造方法
    US8947910B2|2015-02-03|Semiconductor device comprising inverters and capacitor, and driving method thereof
    TWI576691B|2017-04-01|微控制器
    TWI557741B|2016-11-11|半導體裝置和其驅動方法
    US8982607B2|2015-03-17|Memory element and signal processing circuit
    JP6122709B2|2017-04-26|信号処理回路
    TW201216412A|2012-04-16|Semiconductor device and method for driving the same
    KR20120127251A|2012-11-21|반도체 장치 및 반도체 장치의 구동 방법
    同族专利:
    公开号 | 公开日
    JP2012227525A|2012-11-15|
    JP6598945B2|2019-10-30|
    JP6381716B2|2018-08-29|
    JP2017118142A|2017-06-29|
    JP6247434B2|2017-12-13|
    KR102102821B1|2020-04-22|
    TWI567736B|2017-01-21|
    JP2019003718A|2019-01-10|
    US20120257440A1|2012-10-11|
    US9142320B2|2015-09-22|
    KR20120115141A|2012-10-17|
    JP2020074377A|2020-05-14|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JPS60198861A|1984-03-23|1985-10-08|Fujitsu Ltd|Thin film transistor|
    US4762398A|1987-01-26|1988-08-09|Hosiden Electronics Co., Ltd.|Pixel transistor free of parasitic capacitance fluctuations from misalignment|
    JPH0244256B2|1987-01-28|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244260B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244259B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho||
    JPH0244258B2|1987-02-24|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244262B2|1987-02-27|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH0244263B2|1987-04-22|1990-10-03|Kagaku Gijutsucho Mukizaishitsu Kenkyushocho|Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho|
    JPH05110392A|1991-10-16|1993-04-30|Hitachi Ltd|状態保持回路を具備する集積回路|
    JPH05251705A|1992-03-04|1993-09-28|Fuji Xerox Co Ltd|薄膜トランジスタ|
    JPH07147530A|1993-11-24|1995-06-06|Mitsubishi Electric Corp|ラッチ回路及びマスタースレーブ型フリップフロップ回路|
    US5488579A|1994-04-29|1996-01-30|Motorola Inc.|Three-dimensionally integrated nonvolatile SRAM cell and process|
    JP3479375B2|1995-03-27|2003-12-15|科学技術振興事業団|亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法|
    KR100394896B1|1995-08-03|2003-11-28|코닌클리케 필립스 일렉트로닉스 엔.브이.|투명스위칭소자를포함하는반도체장치|
    JP3522433B2|1995-12-04|2004-04-26|株式会社半導体エネルギー研究所|薄膜半導体装置|
    JP3625598B2|1995-12-30|2005-03-02|三星電子株式会社|液晶表示装置の製造方法|
    JPH09298305A|1996-05-08|1997-11-18|Semiconductor Energy Lab Co Ltd|薄膜トランジスタおよびかかる薄膜トランジスタを有する液晶表示装置|
    KR100249156B1|1997-05-13|2000-03-15|김영환|에스램셀및그제조방법|
    JPH11233789A|1998-02-12|1999-08-27|Semiconductor Energy Lab Co Ltd|半導体装置|
    JP4170454B2|1998-07-24|2008-10-22|Ｈｏｙａ株式会社|透明導電性酸化物薄膜を有する物品及びその製造方法|
    JP2000150861A|1998-11-16|2000-05-30|Tdk Corp|酸化物薄膜|
    JP3276930B2|1998-11-17|2002-04-22|科学技術振興事業団|トランジスタ及び半導体装置|
    TW460731B|1999-09-03|2001-10-21|Ind Tech Res Inst|Electrode structure and production method of wide viewing angle LCD|
    JP4089858B2|2000-09-01|2008-05-28|国立大学法人東北大学|半導体デバイス|
    KR20020038482A|2000-11-15|2002-05-23|모리시타 요이찌|박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널|
    JP2002162938A|2000-11-22|2002-06-07|Toshiba Corp|液晶表示装置|
    JP3997731B2|2001-03-19|2007-10-24|富士ゼロックス株式会社|基材上に結晶性半導体薄膜を形成する方法|
    JP2002289859A|2001-03-23|2002-10-04|Minolta Co Ltd|薄膜トランジスタ|
    JP3925839B2|2001-09-10|2007-06-06|シャープ株式会社|半導体記憶装置およびその試験方法|
    JP4090716B2|2001-09-10|2008-05-28|雅司 川崎|薄膜トランジスタおよびマトリクス表示装置|
    WO2003040441A1|2001-11-05|2003-05-15|Japan Science And Technology Agency|Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film|
    JP4149168B2|2001-11-09|2008-09-10|株式会社半導体エネルギー研究所|発光装置|
    JP4083486B2|2002-02-21|2008-04-30|独立行政法人科学技術振興機構|ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法|
    CN1445821A|2002-03-15|2003-10-01|三洋电机株式会社|ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法|
    JP3933591B2|2002-03-26|2007-06-20|淳二 城戸|有機エレクトロルミネッセント素子|
    US7339187B2|2002-05-21|2008-03-04|State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University|Transistor structures|
    JP2004022625A|2002-06-13|2004-01-22|Murata Mfg Co Ltd|半導体デバイス及び該半導体デバイスの製造方法|
    US7105868B2|2002-06-24|2006-09-12|Cermet, Inc.|High-electron mobility transistor with zinc oxide|
    JP4164562B2|2002-09-11|2008-10-15|独立行政法人科学技術振興機構|ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ|
    US7067843B2|2002-10-11|2006-06-27|E. I. Du Pont De Nemours And Company|Transparent oxide semiconductor thin film transistors|
    JP4166105B2|2003-03-06|2008-10-15|シャープ株式会社|半導体装置およびその製造方法|
    JP2004273732A|2003-03-07|2004-09-30|Sharp Corp|アクティブマトリクス基板およびその製造方法|
    JP4108633B2|2003-06-20|2008-06-25|シャープ株式会社|薄膜トランジスタおよびその製造方法ならびに電子デバイス|
    US7262463B2|2003-07-25|2007-08-28|Hewlett-Packard Development Company, L.P.|Transistor including a deposited channel region having a doped portion|
    EP2413366B1|2004-03-12|2017-01-11|Japan Science And Technology Agency|A switching element of LCDs or organic EL displays|
    US7145174B2|2004-03-12|2006-12-05|Hewlett-Packard Development Company, Lp.|Semiconductor device|
    US7297977B2|2004-03-12|2007-11-20|Hewlett-Packard Development Company, L.P.|Semiconductor device|
    US7282782B2|2004-03-12|2007-10-16|Hewlett-Packard Development Company, L.P.|Combined binary oxide semiconductor device|
    US7211825B2|2004-06-14|2007-05-01|Yi-Chi Shih|Indium oxide-based thin film transistors and circuits|
    JP2006100760A|2004-09-02|2006-04-13|Casio Comput Co Ltd|薄膜トランジスタおよびその製造方法|
    US7285501B2|2004-09-17|2007-10-23|Hewlett-Packard Development Company, L.P.|Method of forming a solution processed device|
    US7298084B2|2004-11-02|2007-11-20|3M Innovative Properties Company|Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes|
    US7453065B2|2004-11-10|2008-11-18|Canon Kabushiki Kaisha|Sensor and image pickup device|
    US7829444B2|2004-11-10|2010-11-09|Canon Kabushiki Kaisha|Field effect transistor manufacturing method|
    US7601984B2|2004-11-10|2009-10-13|Canon Kabushiki Kaisha|Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator|
    US7791072B2|2004-11-10|2010-09-07|Canon Kabushiki Kaisha|Display|
    AU2005302963B2|2004-11-10|2009-07-02|Cannon Kabushiki Kaisha|Light-emitting device|
    US7863611B2|2004-11-10|2011-01-04|Canon Kabushiki Kaisha|Integrated circuits utilizing amorphous oxides|
    WO2006051995A1|2004-11-10|2006-05-18|Canon Kabushiki Kaisha|Field effect transistor employing an amorphous oxide|
    US7579224B2|2005-01-21|2009-08-25|Semiconductor Energy Laboratory Co., Ltd.|Method for manufacturing a thin film semiconductor device|
    TWI569441B|2005-01-28|2017-02-01|半導體能源研究所股份有限公司|半導體裝置，電子裝置，和半導體裝置的製造方法|
    TWI505473B|2005-01-28|2015-10-21|Semiconductor Energy Lab|半導體裝置，電子裝置，和半導體裝置的製造方法|
    US7858451B2|2005-02-03|2010-12-28|Semiconductor Energy Laboratory Co., Ltd.|Electronic device, semiconductor device and manufacturing method thereof|
    US7948171B2|2005-02-18|2011-05-24|Semiconductor Energy Laboratory Co., Ltd.|Light emitting device|
    US20060197092A1|2005-03-03|2006-09-07|Randy Hoffman|System and method for forming conductive material on a substrate|
    US8681077B2|2005-03-18|2014-03-25|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, and display device, driving method and electronic apparatus thereof|
    US7544967B2|2005-03-28|2009-06-09|Massachusetts Institute Of Technology|Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications|
    US7645478B2|2005-03-31|2010-01-12|3M Innovative Properties Company|Methods of making displays|
    US8300031B2|2005-04-20|2012-10-30|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element|
    JP2006344849A|2005-06-10|2006-12-21|Casio Comput Co Ltd|薄膜トランジスタ|
    US7691666B2|2005-06-16|2010-04-06|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|
    US7402506B2|2005-06-16|2008-07-22|Eastman Kodak Company|Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby|
    US7507618B2|2005-06-27|2009-03-24|3M Innovative Properties Company|Method for making electronic devices using metal oxide nanoparticles|
    KR100711890B1|2005-07-28|2007-04-25|삼성에스디아이 주식회사|유기 발광표시장치 및 그의 제조방법|
    JP2007059128A|2005-08-23|2007-03-08|Canon Inc|有機ｅｌ表示装置およびその製造方法|
    JP5116225B2|2005-09-06|2013-01-09|キヤノン株式会社|酸化物半導体デバイスの製造方法|
    JP2007073705A|2005-09-06|2007-03-22|Canon Inc|酸化物半導体チャネル薄膜トランジスタおよびその製造方法|
    JP4560502B2|2005-09-06|2010-10-13|キヤノン株式会社|電界効果型トランジスタ|
    JP4850457B2|2005-09-06|2012-01-11|キヤノン株式会社|薄膜トランジスタ及び薄膜ダイオード|
    JP4280736B2|2005-09-06|2009-06-17|キヤノン株式会社|半導体素子|
    EP1995787A3|2005-09-29|2012-01-18|Semiconductor Energy Laboratory Co, Ltd.|Semiconductor device having oxide semiconductor layer and manufacturing method therof|
    JP5078246B2|2005-09-29|2012-11-21|株式会社半導体エネルギー研究所|半導体装置、及び半導体装置の作製方法|
    JP5037808B2|2005-10-20|2012-10-03|キヤノン株式会社|アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置|
    CN101707212B|2005-11-15|2012-07-11|株式会社半导体能源研究所|半导体器件及其制造方法|
    TWI292281B|2005-12-29|2008-01-01|Ind Tech Res Inst|Pixel structure of active organic light emitting diode and method of fabricating the same|
    US7867636B2|2006-01-11|2011-01-11|Murata Manufacturing Co., Ltd.|Transparent conductive film and method for manufacturing the same|
    JP4977478B2|2006-01-21|2012-07-18|三星電子株式会社|ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法|
    US7576394B2|2006-02-02|2009-08-18|Kochi Industrial Promotion Center|Thin film transistor including low resistance conductive thin films and manufacturing method thereof|
    US7977169B2|2006-02-15|2011-07-12|Kochi Industrial Promotion Center|Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof|
    KR20070101595A|2006-04-11|2007-10-17|삼성전자주식회사|ＺｎＯ ＴＦＴ|
    US20070252928A1|2006-04-28|2007-11-01|Toppan Printing Co., Ltd.|Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof|
    JP5028033B2|2006-06-13|2012-09-19|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|
    JP4609797B2|2006-08-09|2011-01-12|Ｎｅｃ液晶テクノロジー株式会社|薄膜デバイス及びその製造方法|
    JP4999400B2|2006-08-09|2012-08-15|キヤノン株式会社|酸化物半導体膜のドライエッチング方法|
    JP4332545B2|2006-09-15|2009-09-16|キヤノン株式会社|電界効果型トランジスタ及びその製造方法|
    JP5164357B2|2006-09-27|2013-03-21|キヤノン株式会社|半導体装置及び半導体装置の製造方法|
    JP4274219B2|2006-09-27|2009-06-03|セイコーエプソン株式会社|電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置|
    US7622371B2|2006-10-10|2009-11-24|Hewlett-Packard Development Company, L.P.|Fused nanocrystal thin film semiconductor and method|
    US7772021B2|2006-11-29|2010-08-10|Samsung Electronics Co., Ltd.|Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays|
    JP2008140684A|2006-12-04|2008-06-19|Toppan Printing Co Ltd|カラーｅｌディスプレイおよびその製造方法|
    JP5086625B2|2006-12-15|2012-11-28|ルネサスエレクトロニクス株式会社|半導体装置の製造方法|
    KR101303578B1|2007-01-05|2013-09-09|삼성전자주식회사|박막 식각 방법|
    US8207063B2|2007-01-26|2012-06-26|Eastman Kodak Company|Process for atomic layer deposition|
    KR100851215B1|2007-03-14|2008-08-07|삼성에스디아이 주식회사|박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치|
    US7795613B2|2007-04-17|2010-09-14|Toppan Printing Co., Ltd.|Structure with transistor|
    KR101325053B1|2007-04-18|2013-11-05|삼성디스플레이 주식회사|박막 트랜지스터 기판 및 이의 제조 방법|
    KR20080094300A|2007-04-19|2008-10-23|삼성전자주식회사|박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이|
    KR101334181B1|2007-04-20|2013-11-28|삼성전자주식회사|선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법|
    WO2008133345A1|2007-04-25|2008-11-06|Canon Kabushiki Kaisha|Oxynitride semiconductor|
    JP5043499B2|2007-05-02|2012-10-10|財団法人高知県産業振興センター|電子素子及び電子素子の製造方法|
    KR101345376B1|2007-05-29|2013-12-24|삼성전자주식회사|ＺｎＯ 계 박막 트랜지스터 및 그 제조방법|
    JP2009063542A|2007-09-10|2009-03-26|Nec Corp|携帯端末装置、重量計測方法及び重量計測用プログラム|
    JP5182291B2|2007-11-12|2013-04-17|富士通セミコンダクター株式会社|半導体装置|
    JP5215158B2|2007-12-17|2013-06-19|富士フイルム株式会社|無機結晶性配向膜及びその製造方法、半導体デバイス|
    JP5305731B2|2008-05-12|2013-10-02|キヤノン株式会社|半導体素子の閾値電圧の制御方法|
    JP2010034710A|2008-07-25|2010-02-12|Nec Electronics Corp|半導体集積回路及びその誤動作防止方法|
    JP4623179B2|2008-09-18|2011-02-02|ソニー株式会社|薄膜トランジスタおよびその製造方法|
    JP5451280B2|2008-10-09|2014-03-26|キヤノン株式会社|ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置|
    WO2011007682A1|2009-07-17|2011-01-20|Semiconductor Energy Laboratory Co., Ltd.|Method of manufacturing semiconductor device|
    US8115883B2|2009-08-27|2012-02-14|Semiconductor Energy Laboratory Co., Ltd.|Display device and method for manufacturing the same|
    KR101608923B1|2009-09-24|2016-04-04|가부시키가이샤 한도오따이 에네루기 켄큐쇼|산화물 반도체막 및 반도체 장치|
    EP2510541A4|2009-12-11|2016-04-13|Semiconductor Energy Lab|NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME|
    WO2011089847A1|2010-01-20|2011-07-28|Semiconductor Energy Laboratory Co., Ltd.|Signal processing circuit and method for driving the same|
    WO2011099342A1|2010-02-10|2011-08-18|Semiconductor Energy Laboratory Co., Ltd.|Field effect transistor|
    DE112011102644B4|2010-08-06|2019-12-05|Semiconductor Energy Laboratory Co., Ltd.|Integrierte Halbleiterschaltung|
    JP5886496B2|2011-05-20|2016-03-16|株式会社半導体エネルギー研究所|半導体装置|TWI562142B|2011-01-05|2016-12-11|Semiconductor Energy Lab Co Ltd|Storage element, storage device, and signal processing circuit|
    TWI541978B|2011-05-11|2016-07-11|半導體能源研究所股份有限公司|半導體裝置及半導體裝置之驅動方法|
    DE112012002077B4|2011-05-13|2019-06-19|Semiconductor Energy Laboratory Co., Ltd.|Halbleitervorrichtung|
    US8837203B2|2011-05-19|2014-09-16|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device|
    KR102081792B1|2011-05-19|2020-02-26|가부시키가이샤 한도오따이 에네루기 켄큐쇼|연산회로 및 연산회로의 구동방법|
    US8982607B2|2011-09-30|2015-03-17|Semiconductor Energy Laboratory Co., Ltd.|Memory element and signal processing circuit|
    JP6097101B2|2012-03-13|2017-03-15|株式会社半導体エネルギー研究所|記憶装置、データ処理装置及び記憶装置の駆動方法|
    JP6273112B2|2012-09-11|2018-01-31|株式会社半導体エネルギー研究所|フリップフロップ回路および半導体装置|
    JP6316630B2|2013-03-26|2018-04-25|株式会社半導体エネルギー研究所|半導体装置|
    WO2015030150A1|2013-08-30|2015-03-05|Semiconductor Energy Laboratory Co., Ltd.|Storage circuit and semiconductor device|
    US20150294991A1|2014-04-10|2015-10-15|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, electronic component, and electronic device|
    WO2017178923A1|2016-04-15|2017-10-19|Semiconductor Energy Laboratory Co., Ltd.|Semiconductor device, electronic component, and electronic device|
    法律状态:
    2021-10-21| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011085995||2011-04-08||
    [返回顶部]